[發(fā)明專利]帶有冗余位及存儲(chǔ)器元件表決電路的存儲(chǔ)器陣列

有效

• 申請(qǐng)?zhí)枺?/td>: 201110379089.3
• 申請(qǐng)日: 2011-11-18
• 公開（公告）號(hào): CN102479557B
• 公開（公告）日: 2017-05-10
• 發(fā)明（設(shè)計(jì)）人: 徐彥忠
• 申請(qǐng)（專利權(quán)）人: 阿爾特拉公司
• 主分類號(hào): G11C29/44
• 分類號(hào): G11C29/44
• 代理公司: 北京紀(jì)凱知識(shí)產(chǎn)權(quán)代理有限公司11245
• 代理人: 趙蓉民

1.一種存儲(chǔ)器元件，包括：

多個(gè)存儲(chǔ)器單元，其存儲(chǔ)冗余數(shù)據(jù)；以及

表決電路，其從所述存儲(chǔ)器單元接收信號(hào)并產(chǎn)生所述存儲(chǔ)器元件的相應(yīng)輸出，其中所述存儲(chǔ)器單元包含一個(gè)正確的比特和兩個(gè)錯(cuò)誤翻轉(zhuǎn)的比特，并且其中所述表決電路基于來自所述存儲(chǔ)器單元的信號(hào)產(chǎn)生所述輸出的正確版本。

2.如權(quán)利要求1所述的存儲(chǔ)器元件，其中所述存儲(chǔ)器單元包括晶閘管。

3.如權(quán)利要求2所述的存儲(chǔ)器元件，其中所述表決電路包括：

第一組三個(gè)晶體管，其并聯(lián)耦合在第一端子和輸出節(jié)點(diǎn)之間；

第二組三個(gè)晶體管，其串聯(lián)耦合在所述輸出節(jié)點(diǎn)和第二端子之間，其中所述輸出節(jié)點(diǎn)提供所述存儲(chǔ)器元件的輸出。

4.如權(quán)利要求3所述的存儲(chǔ)器元件，其中至少一個(gè)所述存儲(chǔ)器單元包括晶閘管，所述晶閘管具有陽極和陰極，所述陽極接收正電源電壓，其中所述表決電路耦合到所述陰極。

5.如權(quán)利要求3所述的存儲(chǔ)器元件，其中每一個(gè)所述存儲(chǔ)器單元包括各自的晶閘管，所述晶閘管具有陽極和陰極，所述陽極接收正電源電壓，其中所述陰極向所述表決電路提供信號(hào)。

6.如權(quán)利要求1所述的存儲(chǔ)器元件，其中所述存儲(chǔ)器單元包括晶閘管，并且其中所述表決電路在所述存儲(chǔ)器單元包含邏輯0時(shí)，在所述輸出上產(chǎn)生邏輯1。

7.如權(quán)利要求1所述的存儲(chǔ)器元件，其中所述表決電路在以下情形產(chǎn)生相同的輸出：當(dāng)所述存儲(chǔ)器單元均包含相同的邏輯值時(shí)；以及當(dāng)所述存儲(chǔ)器單元包含與存儲(chǔ)在所述存儲(chǔ)器單元中的其它值不同的一個(gè)值時(shí)。

8.一種存儲(chǔ)器元件，包括：

三個(gè)存儲(chǔ)器單元，其各自存儲(chǔ)相應(yīng)的數(shù)據(jù)比特；以及

表決電路，其耦合到所述三個(gè)存儲(chǔ)器單元并可操作來響應(yīng)于所述三個(gè)存儲(chǔ)器單元中的數(shù)據(jù)比特而產(chǎn)生輸出，其中所述三個(gè)存儲(chǔ)器單元中的第一個(gè)包含正確的比特，其中所述三個(gè)存儲(chǔ)器單元中的第二個(gè)和第三個(gè)包含錯(cuò)誤翻轉(zhuǎn)的比特，并且其中所述表決電路響應(yīng)于接收來自所述存儲(chǔ)器單元的所述正確的比特和所述錯(cuò)誤翻轉(zhuǎn)的比特而產(chǎn)生所述輸出的正確版本。

9.如權(quán)利要求8所述的存儲(chǔ)器元件，其中每一個(gè)存儲(chǔ)器單元包括晶閘管。

10.如權(quán)利要求9所述的存儲(chǔ)器元件，其中所述晶閘管包括陽極和陰極，其中陽極接收正電源電壓，并且其中所述陰極向所述表決電路提供所述數(shù)據(jù)比特。

11.如權(quán)利要求8所述的存儲(chǔ)器元件，其中所述表決電路包括至少三個(gè)并聯(lián)的晶體管，每一個(gè)晶體管具有耦合到所述存儲(chǔ)器單元中相應(yīng)一個(gè)的柵極。

12.如權(quán)利要求11所述的存儲(chǔ)器元件，其中所述表決電路包括串聯(lián)耦合的至少三個(gè)晶體管，每一個(gè)晶體管具有耦合到所述三個(gè)存儲(chǔ)器單元中相應(yīng)一個(gè)的柵極。

13.一種集成電路，包括：

至少一個(gè)存儲(chǔ)器元件，其具有三個(gè)基于晶閘管的存儲(chǔ)器單元和表決電路，所述表決電路耦合到所述基于晶閘管的存儲(chǔ)器單元，并且所述表決電路基于來自所述基于晶閘管的存儲(chǔ)器單元的三個(gè)相應(yīng)存儲(chǔ)的數(shù)據(jù)比特產(chǎn)生輸出，其中即使當(dāng)所述基于晶閘管的存儲(chǔ)器單元包含僅一個(gè)正確的比特和兩個(gè)錯(cuò)誤翻轉(zhuǎn)的比特時(shí)，所述輸出也是正確的；以及

至少一個(gè)可編程晶體管，其具有從所述存儲(chǔ)器元件接收所述輸出的柵極。

14.如權(quán)利要求13所述的集成電路，其中所述至少一個(gè)存儲(chǔ)器元件包括多個(gè)存儲(chǔ)器元件中的一個(gè)，所述多個(gè)存儲(chǔ)器元件中的每一個(gè)具有三個(gè)基于晶閘管的存儲(chǔ)器單元，所述基于晶閘管的存儲(chǔ)器單元存儲(chǔ)三個(gè)相應(yīng)的數(shù)據(jù)比特，并且所述多個(gè)存儲(chǔ)器元件中的每一個(gè)具有表決電路，所述表決電路耦合到所述存儲(chǔ)器元件的三個(gè)基于晶閘管的存儲(chǔ)器單元，其中每個(gè)存儲(chǔ)器元件的表決電路基于所述存儲(chǔ)器元件的三個(gè)基于晶閘管的存儲(chǔ)器單元中所存儲(chǔ)的數(shù)據(jù)比特產(chǎn)生相應(yīng)的輸出，并且其中所述可編程晶體管包括多個(gè)可編程晶體管中的一個(gè)，所述多個(gè)可編程晶體管各自具有耦合到所述多個(gè)存儲(chǔ)器元件中相應(yīng)一個(gè)的輸出的柵極。

15.如權(quán)利要求14所述的集成電路，其中每一個(gè)基于晶閘管的存儲(chǔ)器單元具有帶有陽極和陰極的晶閘管，所述陽極接收正電源電壓，并且在所述陰極上存儲(chǔ)所述基于晶閘管的存儲(chǔ)器單元的數(shù)據(jù)比特。

16.如權(quán)利要求15所述的集成電路，其中所述表決電路各自具有并聯(lián)耦合的三個(gè)晶體管。