[發明專利]一種低噪聲的占空比恢復電路

無效

• 申請號: 201110378671.8
• 申請日: 2011-11-24
• 公開（公告）號: CN102420604A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 劉揚;應峰;何德軍;周之栩;牟陟
• 申請（專利權）人: 思瑞浦（蘇州）微電子有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 南京蘇科專利代理有限責任公司 32102
• 代理人: 陳忠輝

技術領域

本發明涉及脈沖信號占空比調制電路，尤其涉及一種用于在保持低噪聲條件下恢復占空比達50%的恢復電路。

背景技術

許多電子系統需要一個占空比很好的時鐘，通常需要在50%±5%以內。如圖1所示，由于輸入時鐘來自芯片外部，可能經過較長的PCB走線，到達芯片的輸入時鐘信號的占空比可能會偏離50%，特別是時鐘頻率較高的系統。

把輸入時鐘信號作為鎖相環（PLL）的參考就可以生成一個頻率與其一致的時鐘，該時鐘的占空比可以做到理想的50%左右。但由PLL產生的時鐘信號往往會有較大的抖動，在一些應用中不能滿足系統要求。在占空比的調制恢復問題上，著眼于應用該鎖相環PPL的反饋信號D和參考時鐘C，是能夠有望做到到達芯片的輸入時鐘信號的占空比保持50%的。

發明內容

鑒于上述現有技術存在的不足，本發明的目的是提出一種低噪聲的占空比恢復電路，以獲得低噪聲狀態下理想的50%左右的占空比。

本發明目的的一種實現方案為：

一種低噪聲的占空比恢復電路，包含上升沿對準電路和下降沿對準電路兩個版本，且基于鎖相環的反饋信號D和參考時鐘C構成，其特征在于：對于下降沿對準，觸發器的輸出滿足???????????????????????????????????????????????；對于上升沿對準，觸發器的輸出滿足。

進一步地，所述觸發器的數據端預置有可切換的1或0。

應用本發明的技術方案，其顯著優點體現為：可以將時鐘的占空比恢復到理想的50%左右，同時又能保證至少有上升延或下降延中的一個具有低噪聲性能，而且電路簡單，成本低。

附圖說明

圖1是傳統芯片外部時鐘信號經PCB走線后占空比嚴重偏離的示意圖；

圖2是本發明恢復電路在下降沿對準一優選實施例的結構示意圖；

圖3是本發明恢復電路在上升沿對準一優選實施例的結構示意圖；

圖4是本發明恢復電路在下降沿對準一較佳實施例的結構示意圖；

圖5是本發明恢復電路在上升沿對準一較佳實施例的結構示意圖。

具體實施方式

以下便結合實施例附圖，對本發明的具體實施方式作進一步的詳述，以使本發明技術方案更易于理解、掌握。

本發明為調制獲得低噪聲的50%左右的占空比，創新提出了一種占空比恢復電路。其包含上升沿對準電路和下降沿對準電路兩部分，且基于鎖相環的反饋信號D和參考時鐘C構成，其中該恢復電路實際有效只在上升沿對準或下降沿對準中的一個具有低噪聲性能。

從優選實施例的具體方案來看，如圖2所示，是本發明恢復電路下降沿對準的電路示意圖。其原理說明如下。

鎖相環的反饋信號D具有50%占空比但抖動大，鎖相環的參考時鐘C抖動低但占空比差。鎖相環的鑒頻鑒相器PFD可以使D信號和C信號的上升沿或者下降沿對準。對于下降沿對準的PFD，根據下降沿對準的要求通過真值表可計算得到邏輯公式。進而得到如圖2所示的優選實施例電路圖。通過邏輯選擇電路，使D的上升沿和C的下降沿分別控制觸發器的翻轉，也就是輸出Q的下降沿由D決定而上升沿有C決定。

如圖3所示，是本發明恢復電路上升沿對準的電路示意圖。其原理說明如下。

鎖相環的反饋信號D具有50%占空比但抖動大，鎖相環的參考時鐘C抖動低但占空比差。鎖相環的鑒頻鑒相器PFD可以使D信號和C信號的上升沿或者下降沿對準。對于上升沿對準的PFD，根據上升沿對準的要求通過真值表可計算得到邏輯公式。進而得到如圖3所示的優選實施例電路圖。通過邏輯選擇電路，使D的下降沿和C的上升沿分別控制觸發器的翻轉，也就是輸出Q的上升沿由D決定而下降沿有C決定。

再從本發明一改進的電路結構來看，如圖4和圖5所示。改進的電路通過在觸發器數據端預置數，無需等待數據穩定，因此可以顯著提高占空比恢復電路的工作頻率。由于觸發器輸入數據由輸出反饋決定，如果在時鐘上升沿來到時反饋信號還沒有穩定就可能導致錯誤狀態，限制了工作頻率。在數據端提前選擇輸出信號相反的邏輯可以消除原始版本所需的等待時間。如果輸出Q為低則數據端切換為高。反之，如果輸出Q為高則數據端切換為低。時鐘端操作和原始版本相似，每當輸出翻轉立即切換到另一組輸入，等待其上升沿的到來觸發下一組輸出翻轉。

綜上所述可見，應用本發明的技術方案，其顯著優點體現為：可以將時鐘的占空比恢復到理想的50%左右，同時又能保證至少有上升延或下降延中的一個具有低噪聲性能，而且電路簡單，成本低。