[發明專利]一種電感應的可變淺結作為源漏區的浮柵型快閃存儲器

有效

• 申請號: 201110377486.7
• 申請日: 2011-11-24
• 公開（公告）號: CN102496629A
• 公開（公告）日: 2012-06-13
• 發明（設計）人: 徐躍;閆鋒;濮林;紀小麗
• 申請（專利權）人: 南京大學
• 主分類號: H01L29/788
• 分類號: H01L29/788;H01L29/06;H01L29/08;G11C16/06
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 陳建和

技術領域

本發明涉及一種新的非揮發性快閃存儲器單元結構及其編程和擦除方法，特別提出了一種電感應的可變淺結作為源漏區的浮柵型快閃存儲器及其操作方法。

背景技術

非揮發性快閃存儲器已經廣泛應用于U盤驅動器、MP3播放器、數碼相機、個人數字助理、移動電話和手提電腦等各種便攜式電子產品，高存儲容量，低成本，低功耗的存儲器已成為非揮發性快閃存儲器發展的趨勢。為了進一步提高存儲密度，存儲單元的尺寸在不斷地縮小，然而當存儲單元的溝道長度縮小到100nm以下時器件的短溝道效應就非常嚴重了。短溝道效應使MOSFET結構的存儲單元的關斷特性變差，導致存儲單元不能正常工作。為了抑制短溝道效應，就必須要求存儲單元的源、漏結深度和溝道長度同比例縮小。然而用傳統的摻雜工藝來形成淺結是一個非常挑戰的技術，在工藝中是很難實現的。Kawaura等人提出了一個電感應的可變淺結的MOSFET結構(即EJ-MOSFETs)可有效地解決這個問題。該EJ-MOSFETs結構有兩個柵極，即頂部的大柵極和底部的小柵極。底部的柵極位于溝道上方的正中央，底部為柵氧化層，底部柵極的上方為頂部柵極，兩個柵極之間為隔離的中間氧化層。當頂部柵極施加較高的電壓，其下面的P型襯底靠近源漏區一側分別形成反型層作為源、漏區的擴展區。這兩個擴展區分別和源區和漏區連通，只有幾個納米的厚度。當底部柵極施加較小的電壓就可使其下面的溝道反型，當漏極和源極之間施加電壓，就會有電子從源極在電場作用下通過源極擴展區，溝道和漏極擴展區到達漏區，形成漏極電流。EJ-MOSFETs結構通過頂部柵極施加高電壓產生極薄的反型層作為EJ-MOSFETs的實際的源、漏區可有效的減小短溝道效應，可在體硅襯底和SOI襯底上將柵極的長度縮小到10nm甚至幾個nm。然而EJ-MOSFETs需要較高的頂部柵極電壓，而且需要兩個柵極的控制，從而限制了它的進一步應用。對于傳統的浮柵型存儲器由于短溝道效應，柵長也很難縮小到10nm以下。現在，柵長的縮比呈現出了飽和性，進一步通過減小存儲單元尺寸來提高存儲密度就會變得更加困難。本發明提出的一種電感應的可變淺結作為源漏區的浮柵型快閃存儲器可有效解決傳統浮柵型存儲器的短溝道效應，可將柵長縮短至10nm以下，同時對該結構存儲器提出了相應的編程和擦除方法，提高了編程/擦除了效率，降低了操作電壓。

發明內容

本發明目的是：針對非揮發性浮柵結構快閃存儲器，提出了一種可變淺結作為擴展源、漏區的浮柵結構的快閃存儲器及其編程和擦除方法。該存儲器有效地克服了器件柵長減小而帶來的短溝道效應，可將存儲器件的柵長縮小到10nm以下。

本發明的技術方案為：一種可變淺結作為源漏區的浮柵結構快閃存儲器，其結構以及編程和擦除操作方法為：

在基底P型半導體材料上方的兩側設有重摻雜N型半導體區域分別構成源極、漏極，基底中央區域的正上方依次設有底部遂穿層、浮柵存儲層和頂部阻擋層，頂部阻擋層上方設有控制柵極；其中，浮柵存儲層采用分裂結構，位于溝道中央正上方的局部區域內，頂部阻擋層將浮柵存儲層和源極、漏極隔離開；浮柵存儲層和源、漏區之間P型基底的上方是厚的柵氧化層，其上方為控制柵極。溝道指基底中央區域的形狀；P型基底與浮柵存儲層之間的底部遂穿層在低場下防止浮柵存儲層中存儲的電荷向基底流失，在編程和擦除高場下使電荷通過底部遂穿層并到達浮柵存儲層。控制柵極和浮柵存儲層之間的頂部阻擋層是阻止浮柵存儲層上存儲的電荷流失到控制柵極。

底部遂穿層絕緣介質材料為：SiO₂2-8nm，HfO₂，Al₂O₃，ZrO₂或Ta₂O₃，其等效SiO₂厚度為2-8nm；

頂部阻擋層介質材料為：SiO₂/Si₃N₄/SiO₂，等效SiO₂厚度為12-20nm，SiO₂10-20nm，HfO₂，Al₂O₃，ZrO₂或Ta₂O₃，其等效SiO₂厚度為12-20nm；

浮置柵存儲層材料為：10-100nm的多晶硅或者硅納米晶；

控制柵極材料為：100-1000nm多晶硅或金屬電極；