[發明專利]一種提高共源極運算放大器頻率特性的方法

無效

• 申請號: 201110374976.1
• 申請日: 2011-11-22
• 公開（公告）號: CN102420574A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 俞柳江
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H03F3/45
• 分類號: H03F3/45;H03F1/02
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 張浴月;張龍哺

技術領域

本申請涉及半導體器件制作，更確切的說，本發明涉及一種半導體器件側墻(Spacer)刻蝕方法及使用該方法制作的半導體器件。

背景技術

互補金屬氧化物半導體(CMOS)運算放大器是各種電路的基礎單元之一。隨著信息技術的發展，對于信息數據的處理速度要求越來越高，對其中采用的CMOS運算放大器的頻率響應特性要求也越來越高。

然而，CMOS器件的寄生電容隨著工作頻率的升高會產生越來越大的負面作用，因此，如何減小寄生電容對CMOS運算放大器的影響，已經成為提高CMOS運算放大器頻率響應特性的關鍵。

具體地，在電子技術中，通常用密勒電容來描述跨接在運算放大器的輸出端與輸入端之間的反饋電容C_C對運算放大器頻率特性的影響，這種影響也常被稱為密勒效應。

圖1A示例性示出了一個運算放大器應用電路的示意圖，其中，一個戴維南電源(即不考慮電路的內部細節的等效電路，只考慮其輸出電壓，如同一個電源)V_A通過一個戴維南電阻(即電阻)R_A連接到一個運算放大器1的正相輸入端，并以輸入電壓V_in驅動該運算放大器1。該運算放大器1的輸出端將輸出電壓V_out輸出給一個作為負載的R_LC_L電路。假設放大器的電壓增益為A_V，則V_out＝A_V*V_in。另外，該運算放大器1的正相輸入端和輸出端通過一個反饋電容C_C相連。表示接地。

圖1B示例性示出了圖1A的等效電路的示意圖，其中，密勒效應是通過放大輸入電容(這里反饋電容C_C即為等效輸入電容)來起作用的，即，密勒電容C_M是一個等效電容，且密勒電容C_M為器件或者電路的等效輸入電容(即反饋電容C_C)的(1+A_V)倍(即C_M＝C_C*(1+A_V))。這樣，對于輸入信號V_in來講，運算放大器1的正相輸入端看上去就相當于并聯了一個很大的密勒電容C_M，因此會造成信號V_in高頻部分的衰減。

盡管在實際應用電路中往往并不需要在運算放大器1的正相輸入端和輸出端之間連接反饋電容，然而，由于運算放大器1的正相輸入端和輸出端之間固有地存在寄生電容形式的反饋電容C_C，因此很小的反饋電容C_C即可造成器件或者電路的頻率特性大大降低。

圖2示例性示出了共源極運算放大器的基本電路的示意圖，其通常由一個NMOS器件2和一個輸出電阻R_out組成，該共源極運算放大器的輸出端為該NMOS器件2的漏極端，該共源極運算放大器的輸入端為該NMOS器件2的柵極端。在該共源極運算放大器的輸出端和輸入端之間，即該NMOS器件2的柵極端與漏極端之間存在寄生交疊電容C_gd，其形成一個反饋電容，因此，由于密勒效應，該寄生交疊電容C_gd會嚴重降低該共源極運算放大器的頻率響應特性。因此，如何在確保器件其它性能不下降的前提下減小漏極端寄生交疊電容C_gd以便提高共源極運算放大器頻率響應特性是本領域亟待解決的技術問題。

發明內容

為了解決上述技術問題，本申請提供了一種半導體器件側墻刻蝕方法，所述方法包括：第一刻蝕，對用于形成源極端的第一LDD結構上方的側墻薄膜和柵極上方靠近所述第一LDD結構的所述側墻薄膜進行高橫向刻蝕低縱向刻蝕；第二刻蝕，對對應于所述源極端上方、對應于漏極端上方以及所述柵極上方的所述側墻薄膜同時進行低橫向刻蝕高縱向刻蝕，使得對應于所述漏極端上方的柵極側墻的厚度增大，而對應于所述源極端上方的柵極側墻的厚度減小；以及對所述第一LDD結構和用于形成所述漏極端的第二LDD結構的暴露部分分別進行重摻雜和退火工藝，從而分別形成與所述漏極端和所述源極端相對應的重摻雜離子區。