[發(fā)明專利]三維半導(dǎo)體器件及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110365334.5
• 申請(qǐng)日: 2011-11-17
• 公開(kāi)（公告）號(hào): CN102468282A
• 公開(kāi)（公告）日: 2012-05-23
• 發(fā)明（設(shè)計(jì)）人: 樸尚容;樸鎮(zhèn)澤;金漢洙;鄭周赫;趙源錫
• 申請(qǐng)（專利權(quán)）人: 三星電子株式會(huì)社
• 主分類號(hào): H01L25/00
• 分類號(hào): H01L25/00;H01L27/115;H01L23/528;H01L21/8247
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 張波

技術(shù)領(lǐng)域

本發(fā)明構(gòu)思涉及半導(dǎo)體器件，更具體地，涉及多層或三維(3D)半導(dǎo)體器件及其制造方法。

背景技術(shù)

對(duì)具有高性能而不昂貴的半導(dǎo)體器件的需求持續(xù)驅(qū)動(dòng)了集成密度的發(fā)展。增大的集成密度又對(duì)半導(dǎo)體制造工藝提出了更高要求。二維(2D)或平面型半導(dǎo)體器件的集成密度部分地由構(gòu)成組元集成電路的單個(gè)元件(例如，存儲(chǔ)單元)占據(jù)的面積決定。單個(gè)元件所占據(jù)的面積很大程度上由用于定義單個(gè)元件和它們的互連的構(gòu)圖技術(shù)的尺寸參數(shù)(例如，寬度、長(zhǎng)度、節(jié)距、窄度、相鄰分隔等)決定。近年來(lái)，提供更加“精細(xì)”的圖案已經(jīng)使開(kāi)發(fā)和使用非常昂貴的圖案形成設(shè)備成為必要。因此，現(xiàn)有半導(dǎo)體器件的集成密度的顯著提高以相當(dāng)大的成本為代價(jià)，然而設(shè)計(jì)者不斷遭遇精細(xì)圖案開(kāi)發(fā)和制造的實(shí)際極限。

由于前述和很多相關(guān)的制造挑戰(zhàn)，增大的集成密度近來(lái)已經(jīng)更多地要求開(kāi)發(fā)多層或所謂的三維(3D)半導(dǎo)體器件。例如，傳統(tǒng)上與2D半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)單元陣列相關(guān)的單個(gè)制造層正在被多制造層或存儲(chǔ)單元的三維(3D)布置所代替。

發(fā)明內(nèi)容

本發(fā)明構(gòu)思的各個(gè)實(shí)施例提供了高度集成的半導(dǎo)體器件及其制造方法。本發(fā)明構(gòu)思的某些實(shí)施例提供半導(dǎo)體器件，其構(gòu)造為提前防止工藝意外，從而改善表現(xiàn)優(yōu)良電特性的器件的制造產(chǎn)率。本發(fā)明構(gòu)思的另一些實(shí)施例提供這樣的半導(dǎo)體器件的制造方法。本發(fā)明構(gòu)思的某些實(shí)施例提供半導(dǎo)體器件，其構(gòu)造為防止或最小化在形成與字線焊盤(pán)連接的接觸時(shí)可能出現(xiàn)的工藝誤差。本發(fā)明構(gòu)思的另一些實(shí)施例涉及這樣的半導(dǎo)體器件的制造方法。

在一個(gè)實(shí)施例中，提供一種三維(3D)半導(dǎo)體存儲(chǔ)器，其包括：布置在垂直堆疊于襯底上的多個(gè)層中的存儲(chǔ)單元，其中存儲(chǔ)單元通過(guò)從下端延伸到上端的垂直溝道串聯(lián)連接，該下端靠近襯底且耦接到下非存儲(chǔ)單元(lower?non-memory?cell)，該上端耦接到上非存儲(chǔ)單元，其中多個(gè)層一起形成階梯臺(tái)階(stair-stepped)結(jié)構(gòu)，并且多個(gè)層中的每個(gè)包括用作焊盤(pán)的依次暴露的端部，上非存儲(chǔ)單元和下非存儲(chǔ)單元中的至少一個(gè)包括連接為一個(gè)導(dǎo)電件(conductive?piece)的多個(gè)垂直堆疊的非存儲(chǔ)單元。

在另一實(shí)施例中，提供一種3D半導(dǎo)體器件，該3D半導(dǎo)體器件包括：垂直溝道，從靠近襯底的下端延伸到上端且連接多個(gè)存儲(chǔ)單元；以及單元陣列，包括多個(gè)單元，其中單元陣列布置在設(shè)置于襯底上的具有階梯臺(tái)階結(jié)構(gòu)的層的柵堆疊中。該柵堆疊包括：下層，包括下選擇線，該下選擇線耦接到靠近下端的下非存儲(chǔ)晶體管；多個(gè)上層，包括導(dǎo)電線，該導(dǎo)電線分別耦接到靠近上端的上非存儲(chǔ)晶體管且連接為單個(gè)導(dǎo)電件以形成上選擇線；以及多個(gè)中間層，分別包括字線且耦接到單元晶體管，其中該多個(gè)中間層設(shè)置在下選擇線和上選擇線之間。

在另一實(shí)施例中，提供一種3D半導(dǎo)體器件，該3D半導(dǎo)體器件包括：垂直溝道，從靠近襯底的下端延伸到上端且連接多個(gè)存儲(chǔ)單元；以及單元陣列，包括多個(gè)單元，其中單元陣列布置在設(shè)置于該襯底上的具有階梯臺(tái)階結(jié)構(gòu)的層的柵堆疊中。柵堆疊包括：多個(gè)下層，分別包括導(dǎo)電線，該導(dǎo)電線耦接到靠近下端附近的下非存儲(chǔ)晶體管且連接為第二導(dǎo)電件以形成下選擇線；多個(gè)上層，分別包括導(dǎo)電線，該導(dǎo)電線耦接到靠近上端的上非存儲(chǔ)晶體管且連接為單個(gè)導(dǎo)電件以形成上選擇線；以及多個(gè)中間層，分別包括耦接到單元晶體管的字線，其中該多個(gè)中間層設(shè)置在下選擇線和上選擇線之間。

在另一實(shí)施例中，提供一種制造半導(dǎo)體器件的方法。該方法包括：形成從襯底延伸的多個(gè)垂直溝道；以及通過(guò)垂直堆疊多個(gè)層形成具有階梯臺(tái)階結(jié)構(gòu)的柵堆疊，該多個(gè)層的每個(gè)分別包括柵極，其中最上面的層和最下面的層中的至少一個(gè)包括經(jīng)導(dǎo)體連接的垂直相鄰的多層。

附圖說(shuō)明

附圖被包括以提供對(duì)本發(fā)明構(gòu)思的進(jìn)一步理解，附圖并入本說(shuō)明書(shū)中并構(gòu)成本說(shuō)明書(shū)的一部分。附圖示出本發(fā)明構(gòu)思的示范性實(shí)施例，并與描述一起用于解釋本發(fā)明構(gòu)思的原理。在附圖中：

圖1A和1B是透視圖，示出根據(jù)本發(fā)明構(gòu)思實(shí)施例的半導(dǎo)體器件；

圖1C至1G是局部放大視圖，示出本發(fā)明構(gòu)思實(shí)施例的半導(dǎo)體器件；

圖1H是透視圖，示出根據(jù)本發(fā)明構(gòu)思實(shí)施例的半導(dǎo)體器件；

圖1I是透視圖，示出根據(jù)本發(fā)明構(gòu)思實(shí)施例的半導(dǎo)體器件；

圖1J是等效電路圖，示出本發(fā)明構(gòu)思實(shí)施例的半導(dǎo)體器件；

圖1K至1M是透視圖，示出實(shí)施例的半導(dǎo)體器件的選擇線的變型示例；

圖2A至2C是將實(shí)施例的半導(dǎo)體器件與具有不同結(jié)構(gòu)的半導(dǎo)體器件比較的視圖，圖2A和2C是截面圖，圖2B是平面圖；

圖3A和3B是透視圖，示出根據(jù)本發(fā)明構(gòu)思實(shí)施例的半導(dǎo)體器件；