[發明專利]多核數字信號處理器片上系統及數據傳輸方法

無效

• 申請號: 201110363908.5
• 申請日: 2011-11-16
• 公開（公告）號: CN102521201A
• 公開（公告）日: 2012-06-27
• 發明（設計）人: 劉大可;王建;猷阿·索;安德里雅思·卡爾松
• 申請（專利權）人: 劉大可
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F12/02;H04L12/56
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 任默聞

技術領域

本發明數字信號處理器領域，尤其是涉及一種多核數字處理器片上系統及數據傳輸方法。

背景技術

隨著數字信號處理算法的發展，數字信號處理器對運算性能的要求在不斷提高，傳統的單核處理器已經很難滿足復雜信號處理對性能的要求。目前通常采用的提高處理能力的方法是使用多核數字信號處理器進行并行運算。多核數字信號處理器使用多個同類或者異類的處理器核或者硬件加速單元相互協作，通過并行執行運算任務來縮短計算時間。

主從結構的多核數字信號處理器由一個主處理器和多個從處理器構成。這種結構可以有效的區分控制任務和信號處理任務并由不同類型的處理器來執行，是高效的多核數字信號處理器結構。其中，主處理器運行主程序，主要執行程序流控制、任務調度、和資源管理與配置，主處理器分配數字信號處理任務子程序到從處理器執行。從處理器通常是由具有并行數據通道的單指令多數據(Single?Instruction?Multiple?Data，SIMD)結構或者超長指令字(Very?Long?Instruction?Word，VLIW)結構的處理器構成。從處理器主要執行數據計算。通過多個從處理器并行運行提高處理能力。

多核數字信號處理器上各處理器間的數據通信可分為兩類，基于長數據流的傳輸和短消息傳遞。長數據流的傳輸是指在一定時間段內，在兩個處理器之間連續的傳遞較長的數據塊，其要求高的傳輸帶寬。短消息傳遞往往用于同步信息，數據量少，但是要求低延時。對于長數據流的傳輸，多核數字信號處理器通常使用直接內存訪問(Direct?Memory?Access，DMA)控制器，通過軟件控制傳輸數據塊，由于在數字信號處理中，多數計算屬于可預測算法，數據的搬移方式在程序運行前即可預知。使用DMA控制器和適當的軟件調度，可以在處理器進行計算的同時，通過DMA控制器進行數據搬移，從而達到數據存儲和運算的并行執行，提高了處理器的執行效率，縮短了運行時間。而對于短消息傳遞，通常采用高優先級來減小通信延遲。

目前，多核數字信號處理器通過可以片上互聯網絡來提供處理單元間的通信通道以及對外部共享存儲器的訪問通道。已有的片上多核互聯系統通常采用共享總線方式連接多個處理器，通過使用共享外部存儲器結構來簡化多核處理器上數據通信的硬件和軟件設計。多個處理器通過總線連接并共享外部存儲器，所有連接至總線的子系統，包括片上處理器及外部存儲器，都被分配了獨立的地址空間，單個處理器通過地址來區分和訪問不同的處理器或存儲器來實現數據通信和消息傳遞。由共享總線連接的多核處理器中每一個處理器都可發送數據通信請求到總線。處理器內可能包含DMA控制器，來獨立于處理器核進行數據交換。處理器或者DMA控制器發送數據通信請求到總線后，總線仲裁器決定一段時間內總線歸屬，獲得總線使用權的處理器可在這段時間內發送或讀取數據。

上述這種傳統共享總線的多核互聯網絡使用同一硬件支持數據塊和短消息兩種數據傳遞。但是共享總線的方法使得特定時間內只能進行一個數據傳輸任務，多核處理器的性能受到了總線帶寬的限制。另外，現有的改進的總線設計包括采用多層共享總線，在每個層上可獨立進行數據傳輸。在多層總線上同時進行的數據傳輸提高了總線的總體傳輸帶寬。但是由于單層或者多層的共享總線采用硬件仲裁器及全局地址空間分配，隨著片上多核處理器中處理器的增加，地址空間變大，硬件仲裁器設計更加復雜，硬件設計開銷增加。另外，當使用同一總線同時支持數據流和短消息時，兩種傳輸具有不同帶寬和延時要求，因此為了保證高性能，總線設計會加入更復雜的協議支持如優先級和突發數據傳輸等事件。

另外，基于上述傳統共享總線的多核互聯網絡的諸多缺陷，現有技術中還出現了由網絡節點構成的片上網絡系統，其改進了片上系統的擴展性，分解了多核系統結構設計的復雜性，并提供了更高的通信帶寬。處理器發送數據包到本地網絡節點(這里的網絡節點是指片上節點，有別于傳統的網絡節點)，之后數據包在網絡節點間傳遞直到到達目標處理器。片上網絡中的網絡節點負責數據包的轉發，可采用分組交換和電路交換兩種方式。分組交換中路由信息包含在數據包內，網絡節點通過讀取數據包得到路由信息來轉發數據包。電路交換方式中路由信息被配置在網絡節點內，網絡節點決定數據包的轉發方向。