[發明專利]一種互連延遲寄生參數的分析方法

無效

• 申請號: 201110360476.2
• 申請日: 2011-11-15
• 公開（公告）號: CN102508975A
• 公開（公告）日: 2012-06-20
• 發明（設計）人: 石艷玲;李曦;汪明娟;張孟迪;任錚;胡少堅;陳壽面
• 申請（專利權）人: 華東師范大學;上海集成電路研發中心有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海麥其知識產權代理事務所(普通合伙) 31257
• 代理人: 董紅曼

技術領域

本發明涉及集成電路工藝技術領域，尤其涉及一種互連延遲寄生參數的分析方法。

背景技術

在深亞微米集成電路制造過程中，其各個制造環節均不可避免地存在工藝波動，從而使得互連幾何參數的實際值與設計值或標稱值發生偏差，其后果輕則影響電路性能，重則甚至會影響電路功能。工藝波動是帶有隨機性的，它會直接造成集成電路物理結構的改變。隨著器件尺寸越來越小，寄生參數對于工藝波動的敏感性顯著增加。

隨著工藝技術的演進，集成電路設計進入深亞微米（deep-submicron）技術時代，當元件尺寸越做越小時，工藝波動對于電路性能的影響越來越顯著，造成良率降低。例如：當導線因工藝波動的影響而發生長度或寬度變化時，導線阻抗或者其他寄生效應相對產生變化，從而導致電路性能改變。這可能使得電路無法正常運作。因此可制造型導向設計（Design?for?Manufacturability，DFM）或者良率導向設計（Design?for?Yield，DFY），在近年來變成熱門的話題。其主要目的是在設計電路時，就將制造過程中可能發生的工藝波動現象考慮進來，利用元件參數的變化分析，事先評估對電路性能的影響，期望能設計出有更佳冗余度的電路，以提升良率，降低成本。

雖然經過設計人員的不懈努力，工藝已經日趨成熟穩定，?但是光波的衍射等問題仍然使得加工中存在較大的工藝偏差，直接影響到實際芯片的性能出現漂移。DFM/DFY?針對的是芯片的生產良率(?Manufacture?Yield)?，而芯片的在片波動問題，?則影響芯片的性能良率(?Performance?Yield)?，即生產出來能夠滿足最初設計指標的芯片占生產芯片總數的比率。在微米工藝加工環境下，芯片內(?甚至晶圓內)?基本不存在大的工藝波動，工藝波動只存在于各個加工批次之間。由于原材料(?單晶硅)?的性能等因素的不同會出現一些工藝偏差，這些偏差往往可以通過建立不同工作條件的模型、設計時事先就考慮如何保證各個工作條件下都滿足設計指標來控制。這也就是常用的Slow、Typical、Fast?三個常用庫的來源。但是對于納米級工藝，僅僅三個(?或有限幾個)?工藝庫已經無法涵蓋晶圓內、芯片內較大的工藝波動的影響了，需要建立專門針對于工藝波動的模型，建立針對工藝波動的分析方法，才能得到有效的解決。

目前的應對方法，對于物理設計，主要采用的DFM設計手段就是冗余通孔(?Multi-?Via)?、連線散布(?Wire?Spreading)、金屬填充(?Metal?Fill)?等。所謂冗余通孔就是盡可能采用多個通孔，從而避免一旦通孔的加工出現問題，導致整條線的電學特性出現較大偏差。連線散布是盡量把互連線之間的間距拉開，均勻分布，避免出現局部區域連線過密。金屬填充是為了在化學機械拋光(?CMP)?時保證芯片內各區域互連線的性能一致性，在金屬密度較低的區域加入一些浮空?(?或接地)?的金屬線，以滿足金屬密度的設計需求。

芯片的在片波動是所有這些設計難點中最難以把握的。目前業界主要是采用統計靜態時序分析?(?Statistical?Static?Timing?Analysis)?的方法克服工藝波動(?Process?Variation)?。即假定各個器件之間的工藝參數波動彼此獨立無關，且各個工藝參數的波動呈現正態分布(?或稱為高斯分布)，由此建立各個標準單元器件的統計時序庫(?Statistical?Timing?Library)，再提取互連線的統計性寄生參數(?Statistical?Parasitics)，對整個設計進行統計時序分析，最終分析出各個時序路徑的性能良率(?在給定時鐘周期下，?能夠滿足此要求的比率)?。但就目前而言，統計時序分析仍處于開發的初期階段，各個方面尚不成熟，而且統計時序庫也需要芯片生產廠家的進一步確認和支持。

本發明旨在提出一種準確、消耗資源少、速度快的互連延遲寄生參數的分析方法。并且，本發明旨在分析不同工藝波動下寄生參數和電路性能產生的變化，提出優化工藝條件的方法，最終優化電路性能。

發明內容

本發明提出一種互連延遲寄生參數的分析方法，其特征在于，包括：

步驟一：辨認電路的關鍵路徑；

步驟二：提取關鍵路徑的寄生參數；

步驟三：分析工藝波動對寄生參數和電路性能的影響。

其中，進一步包括，步驟四：提出優化工藝條件的方法，優化電路性能。

其中，所述工藝波動指工藝制作流程時，由于工藝條件發生的漂移，導致工藝參數改變，從而造成的互連線的電學特性波動。