[發(fā)明專利]基于版圖變化改變互連延遲參數(shù)的集成電路分析方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110360470.5
• 申請(qǐng)日: 2011-11-15
• 公開（公告）號(hào): CN102508974A
• 公開（公告）日: 2012-06-20
• 發(fā)明（設(shè)計(jì)）人: 石艷玲;李曦;周卉;張孟迪;任錚;胡少堅(jiān);陳壽面
• 申請(qǐng)（專利權(quán)）人: 華東師范大學(xué);上海集成電路研發(fā)中心有限公司
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 上海麥其知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31257
• 代理人: 董紅曼

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，具體地涉及一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法。

背景技術(shù)

隨著半導(dǎo)體集成電路技術(shù)的進(jìn)步和特征尺寸的不斷縮小，使單片晶圓上器件數(shù)量不斷增加，電路的功能得到了改進(jìn)，電路的設(shè)計(jì)和布局變得越來(lái)越復(fù)雜。通過(guò)前端設(shè)計(jì)的部分，集成電路完成了RTL級(jí)設(shè)計(jì)、驗(yàn)證及綜合，實(shí)現(xiàn)了電路的功能需求，而后端設(shè)計(jì)中合理的布局布線可以幫助我們得到延遲更小、性能更好的設(shè)計(jì)方案。所以要在電路設(shè)計(jì)已基本滿足功能和特性指標(biāo)的基礎(chǔ)上，根據(jù)要求的電路特性約束條件（例如要求電路的延遲時(shí)間不能大于某一值），調(diào)整電路中元器件或模塊的位置，使集成電路的整體性能在所要求范圍內(nèi)達(dá)到最優(yōu)化。

集成電路版圖是電路系統(tǒng)與集成電路工藝之間的中間橋梁，是一個(gè)必不可少的重要環(huán)節(jié)。由于微電子技術(shù)的突飛猛進(jìn)，集成電路的特征尺寸在不斷減小，電路的工作頻率越來(lái)越高，器件延遲也在減小，而互連電阻和電容在增加，互連線的延遲開始起主要作用。在高性能集成電路的設(shè)計(jì)中，金屬互連線分布于多層且數(shù)量大尺寸小，互連線的寄生效應(yīng)嚴(yán)重影響著電路的可靠性、時(shí)延和功耗等重要性能參數(shù)。所以集成電路版圖的寄生互連延遲參數(shù)是影響電路性能的一個(gè)關(guān)鍵因素，集成電路版圖布局的重要性越來(lái)越突顯出來(lái)。

集成電路設(shè)計(jì)流程中，版圖設(shè)計(jì)環(huán)節(jié)后就是進(jìn)行寄生參數(shù)提取和門級(jí)電路仿真，得到電路性能的仿真結(jié)果。所以通過(guò)調(diào)整電路版圖的布局，改變版圖寄生參數(shù)，尤其是互連延遲參數(shù)，從而改善電路性能的想法便得以實(shí)現(xiàn)。

目前集成電路的分析方法都是從電路本身的結(jié)構(gòu)或是元器件參數(shù)值等電路本身的因素入手進(jìn)行分析，通過(guò)各種優(yōu)化算法來(lái)實(shí)現(xiàn)電路性能的最優(yōu)化。這些方法對(duì)于電路性能的影響雖然是最直接的，但是卻不能改變電路寄生參數(shù)對(duì)電路性能的影響。特別是對(duì)于納米級(jí)技術(shù)代的集成電路，電路寄生參數(shù)尤其是互連延遲參數(shù)正對(duì)電路的性能產(chǎn)生越來(lái)越重要的影響。因此從集成電路版圖布局出發(fā)，改變電路互連延遲參數(shù)，分析版圖變化對(duì)集成電路的影響，從而實(shí)現(xiàn)集成電路優(yōu)化設(shè)計(jì)的想法是十分必要的。

本發(fā)明克服了現(xiàn)有技術(shù)中不能改變寄生參數(shù)對(duì)電路性能影響的缺陷，提出了一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法。本發(fā)明從集成電路版圖布局變化出發(fā)，改變電路互連延遲參數(shù)，分析版圖變化對(duì)集成電路的影響，從而提高集成電路的性能，優(yōu)化集成電路的方法。

發(fā)明內(nèi)容

本發(fā)明目的在于提出一種基于版圖變化改變互連延遲參數(shù)的集成電路分析方法。這種方法是從集成電路版圖布局變化出發(fā)，改變電路互連延遲參數(shù)，分析版圖變化對(duì)集成電路的影響，從而提高集成電路的性能，優(yōu)化集成電路的方法。

為了達(dá)到上述目的，本發(fā)明對(duì)有著相同電路原理圖但采用多種不同版圖布局的集成電路分別進(jìn)行版圖寄生參數(shù)的提取，通過(guò)提取出來(lái)的集成電路模型參數(shù)對(duì)電路進(jìn)行仿真，從而檢驗(yàn)其性能的差異并分析版圖變化對(duì)電路的影響。

本發(fā)明基于版圖變化改變互連延遲參數(shù)的集成電路分析方法，包括如下步驟：

步驟一：將同一個(gè)集成電路分別設(shè)計(jì)成多個(gè)不同布局的版圖文件；

步驟二：根據(jù)集成電路的制造工藝文件提取集成電路的工藝層文件；

步驟三：利用步驟二中得到的工藝層文件，配合提取步驟一中得到的多個(gè)不同布局的版圖文件的信息文件，分別進(jìn)行集成電路版圖寄生參數(shù)的凈提取和集成電路互連延遲參數(shù)的提取；

步驟四：根據(jù)步驟三所提取的參數(shù)分別進(jìn)行門級(jí)電路仿真，測(cè)試多個(gè)不同布局的版圖文件的集成電路的性能，獲得不同布局的版圖的集成電路的性能差異；

步驟五：根據(jù)步驟四中得到的集成電路的性能差異，分析版圖變化對(duì)集成電路的影響。

其中，進(jìn)一步包括，步驟六：優(yōu)化版圖布局，優(yōu)化電路性能。

其中，所述步驟一中不同布局的版圖文件的數(shù)量為兩個(gè)或兩個(gè)以上。

其中，所述將步驟二中的工藝文件通過(guò)軟件提取和轉(zhuǎn)化，獲得工藝層文件。

其中，所述步驟三中，利用軟件，對(duì)版圖文件進(jìn)行信息文件的提取、寄生參數(shù)的凈提取以及互連延遲參數(shù)進(jìn)行提取。

其中，所述集成電路分析方法適用于所有類型的集成電路。

其中，所述集成電路分析方法中集成電路的版圖寄生參數(shù)提取，由于互連延遲參數(shù)的重要性和特殊性，將集成電路的版圖寄生參數(shù)的凈提取和互連延遲參數(shù)的提取分為兩步進(jìn)行。