[發明專利]一種應用于快閃存儲器中的動態LDPC糾錯碼方法

有效

• 申請號: 201110359441.7
• 申請日: 2011-11-14
• 公開（公告）號: CN102394113A
• 公開（公告）日: 2012-03-28
• 發明（設計）人: 王雪強;潘立陽;周潤德
• 申請（專利權）人: 清華大學
• 主分類號: G11C29/42
• 分類號: G11C29/42;G11B20/18
• 代理公司: 北京眾合誠成知識產權代理有限公司 11246
• 代理人: 朱琨

技術領域

本發明屬于非揮發存儲器中的數據糾錯領域，特別涉及一種應用于快閃存儲器中的動態LDPC糾錯碼方法。

背景技術

NAND型快閃存儲器廣泛地應用于MP3、智能手機、平板電腦等便攜式電子產品。NAND型快閃存儲器發展的一個重要趨勢是MLC(Multi-Level?Cell)技術的發展。MLC技術能夠在一個存儲單元上存儲多比特的信息，因此能夠成倍地提高存儲容量，減少每比特存儲成本，目前市場的NAND型快閃存儲器均采用每個存儲單元(cell)中存儲2-bit信息的MLC技術，即2b/cell?MLC技術。然而，隨著NAND型快閃存儲器制造工藝的不斷進步，每個存儲單元中存儲3-bit信息的MLC技術，即3b/cell?MLC技術將應用于新一代的NAND型快閃存儲器產品。顯然，3b/cell?MLC技術能夠顯著提高存儲容量，然而，卻使得NAND型快閃存儲器的可靠性急劇下降。其原因是對于MLC技術，每個存儲單元中存儲n-bit數據信息需要2ⁿ個電荷存儲態，從2b/cell?MLC技術發展到3b/cell?MLC技術，則閾值電壓窗口中電荷態的數量從4增加到8，因而相鄰電荷態間的有效讀取窗口急劇減少。這使得閃存讀取操作時，讀出信息中的頁錯誤率(PER)顯著上升。存儲單元尺寸的縮小、MLC技術的進步等工藝原因所導致的閃存可靠性下降不可避免，因此通過可靠性設計技術，尤其是糾錯碼技術，來提高閃存的可靠性，成為新一代閃存應用的關鍵技術。

目前NAND型閃存均采用BCH(Bose-Chaudur-Hocquenghem)糾錯碼技術。BCH糾錯碼進行數據糾錯的原理是：向原始的信息數據中添加冗余位，進行編碼；對接收到的信息，利用冗余位能夠找出接收信息中錯誤的位置，并進行糾正，從而恢復原始的信息數據，這個過程也稱為解碼。顯然，糾錯碼的冗余位開銷越多，糾錯性能越好。在閃存產品中，數據的寫入、讀出均以頁為單位進行操作，因此，糾錯碼的冗余位存放在閃存每頁中的空閑存儲區。隨著新一代3b/cell?NAND型閃存產品可靠性的嚴重下降，空閑存儲區有限的冗余位使得BCH碼的糾錯能力遭受到了嚴重制約。

發明內容

本發明針對上述缺陷公開了一種應用于快閃存儲器中的動態LDPC糾錯碼方法。該方法根據NAND型快閃存儲器的頁錯誤率動態改變LDPC碼軟信息的量化精度。該方法包括以下步驟：

1)NAND型快閃存儲器使用LDPC碼作為其糾錯碼，NAND型快閃存儲器的頁錯誤率為PER，當PER＜a1時，LDPC碼的軟信息的量化精度為1-bit；

2)當a1≤PER＜a2時，LDPC碼的軟信息的量化精度為2-bit；

3)當a2≤PER＜a3時，LDPC碼的軟信息的量化精度為3-bit；

4)當a3≤PER＜a4時，LDPC碼的軟信息的量化精度為4-bit；

5)當a4≤PER＜a5時，LDPC碼的軟信息的量化精度為5-bit；

6)當PER≥a5時，則將對應的頁標記為失效頁。

所述a1、a2、a3、a4和a5的取值范圍如下：

1-0.9999^PS≤a1＜a2＜a3＜a4＜a5≤1-0.99^PS

PS的取值有如下幾種：4096、8192和16384。

所述LDPC碼的軟信息為LLR，它通過以下公式計算：

LLR=lnp(x=0|y=y0)p(x=1|y=y0)]]>

上式中x為發送端發送的二進制碼字，y為接收端獲得的碼字的浮點值。