[發明專利]半導體裝置及制作外延層的方法

有效

• 申請號: 201110358501.3
• 申請日: 2011-11-14
• 公開（公告）號: CN103107070B
• 公開（公告）日: 2017-11-07
• 發明（設計）人: 廖晉毅;宣騰竣;簡金城
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/20
• 分類號: H01L21/20;H01L21/336;H01L21/8234
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 陳小雯

技術領域

本發明涉及一種半導體裝置及其制作方法，尤其是涉及一種具有外延層的半導體裝置及其外延層的制作方法。

背景技術

隨著半導體朝向微細化尺寸的發展，晶體管的柵極、源極、漏極的尺寸也隨著特征尺寸的減小而跟著不斷地縮小。但由于材料物理性質的限制，柵極、源極、漏極的尺寸減小會造成晶體管元件中決定電流大小的載流子量減少，進而影響晶體管的效能。因此，提升載流子遷移率以增加MOS晶體管的速度已成為目前半導體技術領域中之一大課題。

在目前已知的技術中，可使用選擇性外延成長(selective epitaxial growth，SEG)制作工藝形成應變硅層。例如于柵極形成之后，在源極/漏極預定區域形成一硅鍺外延層，其中硅的晶格常數為5.431埃(angstrom，A)，鍺的晶格常數為5.646埃，通過硅鍺外延層的晶格常數(lattice constant)比硅大，使得硅的帶結構(band structure)發生改變，而形成受壓擠的應變硅層。應變硅層有助于提供應力于PMOS晶體管的通道區，以改善其載流子遷移率。

此外，由于目前電子產品需同時具有多種不同功能的元件區以符合消費者的多樣化需求，且各元件區因規格、特性等需求不同而具有不同的元件圖案密度(pattern density)。為降低微負荷效應(micro-loading effect)造成的制作工藝變異性，可根據元件圖案密度分別進行相對應區域的半導體制作工藝例如選擇性外延成長制作工藝，然而，此作法將增加生產成本及時間。因此，如何克服微負荷效應以相同半導體制作工藝同時完成具有不同圖案密度的元件區的元件實為相關技術者所欲改進的課題。

發明內容

本發明的目的之一在于提供一種具有外延層的半導體裝置及其外延層的制作方法，以克服元件圖案密度造成的微負荷效應(micro-loading effect)引起的制作工藝變異性。

本發明的一較佳實施例提供一種制作外延層的方法，其步驟如下。提供一半導體基底，且半導體基底具有至少一凹槽。進行一第一選擇性外延成長(selective epitaxial growth，SEG)制作工藝，在凹槽內形成一第一外延層，其中第一選擇性外延成長制作工藝具有一操作壓力，且操作壓力實質上小于或等于10托耳(torr)。

本發明的一較佳實施例提供一種制作外延層的方法，其步驟如下。提供一半導體基底，且半導體基底具有至少一凹槽。進行一第一選擇性外延成長制作工藝，在凹槽內形成一第一外延層，其中第一選擇性外延成長制作工藝包括通入一氣體，該氣體包括二氯硅烷(Dichlorosilane，DCS)、鍺烷(GeH₄)以及氯化氫(HCl)等，且二氯硅烷、鍺烷以及氯化氫等氣體具有一濃度比是(0.5-2.1)∶(1.5-3.3)∶1。

本發明的一較佳實施例提供一種半導體裝置，包括一半導體基底以及多個晶體管。半導體基底具有至少一寬疏區域(iso region)或稱為開放區域(open region)，以及至少一密集區域(dense region)。多個晶體管分別設置于寬疏區域及密集區域，且各晶體管包括至少一源極/漏極區，其中源極/漏極區均包括一具有一底部厚度以及一側邊厚度的第一外延層，且第一外延層的底部厚度實質上大于或等于第一外延層的側邊厚度。

本發明提供一種低操作壓力的選擇性外延成長制作工藝以于凹槽內形成底部厚度大于側邊厚度的外延層，并進一步將此低操作壓力的選擇性外延成長制作工藝運用于半導體基底上具有不同圖案密度的多個區域，以同時形成具有底部厚度實質上大于或等于側邊厚度的結構特征的外延層于凹槽中，避免微負荷效應造成的制作工藝變異性，例如避免在寬疏區域的凹槽內形成底部厚度實質上小于側邊厚度的外延層，有助于提升半導體裝置電性表現的可靠度。

附圖說明

圖1至圖6繪示了本發明的第一較佳實施例的制作外延層的方法的示意圖；

圖7至圖9繪示了本發明的第二較佳實施例的制作外延層的方法的示意圖；

圖10繪示了本發明的一較佳實施例的半導體裝置的示意圖。

主要元件符號說明

10 基底 12凹槽

14 柵極結構 16淺溝槽隔離

18 柵極介電層 20柵極導電層

22 蓋層 24第一間隙壁

26 第一外延層 28第二外延層

29 通道區 30源極/漏極摻雜區