[發明專利]金屬柵極的形成方法

有效

• 申請號: 201110357957.8
• 申請日: 2011-11-11
• 公開（公告）號: CN103107073A
• 公開（公告）日: 2013-05-15
• 發明（設計）人: 何其旸
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/8244
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造領域，特別涉及一種金屬柵極的形成方法。

背景技術

隨著集成電路制造技術的不斷發展，MOS晶體管的特征尺寸也越來越小，為了降低MOS晶體管柵極的寄生電容，提高器件速度，高K柵介電層與金屬柵極的柵極疊層結構被引入到MOS晶體管中。為了避免金屬柵極的金屬材料對晶體管其他結構的影響，所述金屬柵極與高K柵介電層的柵極疊層結構通常采用“后柵(gate?last)”工藝制作。

公開號為US2002/0064964A1的美國專利文獻公開了一種使用“后柵”工藝形成金屬柵極的方法，包括：提供半導體襯底，所述半導體襯底上形成有替代柵結構和位于所述半導體襯底上覆蓋所述替代柵結構的層間介質層；以所述替代柵結構作為停止層，對所述層間介質層進行化學機械研磨工藝(CMP)；除去所述替代柵結構后形成溝槽；通過PVD方法向所述溝槽內填充金屬，以形成金屬柵電極層；用化學機械研磨法研磨金屬柵電極層至露出層間介質層，形成金屬柵極。由于金屬柵極在源漏區注入完成后再進行制作，這使得后續工藝的數量得以減少，避免了金屬材料不適于進行高溫處理的問題。

在目前的靜態隨機存儲器(Static?Random?Access?Memory，SRAM)的存儲單元中，一個NMOS晶體管的柵極通常和一個PMOS的柵極電連接在一起，請參考圖1，為現有技術的SRAM存儲單元的電路圖，所述SRAM存儲單元具有四個NMOS晶體管11、12、13、14和兩個PMOS晶體管15、16，其中所述NMOS晶體管11的柵極和PMOS晶體管15的柵極電連接，所述NMOS晶體管12和PMOS晶體管16的柵極電連接。在現有技術中，所述SRAM存儲單元中的NMOS晶體管和PMOS晶體管的柵極電連接需要在所述柵極表面形成導電插塞，并利用所述導電插塞與金屬互連層相連實現所述NMOS晶體管和PMOS晶體管的柵極電連接。

但是隨著SRAM集成度的不斷提高，柵極結構越來越小，在所述柵極結構表面形成導電插塞也越來越困難，因此后來提出了將NMOS晶體管和PMOS晶體管共用同一個柵極結構，可以有效地提高SRAM集成度，降低工藝復雜度。請參考圖2，為現有技術的SRAM存儲單元中NMOS晶體管和PMOS晶體管共用柵極的結構示意圖，包括：半導體襯底上具有NMOS晶體管區01和PMOS晶體管區02；所述共用柵極21橫跨所述NMOS晶體管區01和PMOS晶體管區02的邊界，所述共用柵極21的一部分位于NMOS晶體管區01內，所述共用柵極21的另一部分位于PMOS晶體管區02內；在NMOS晶體管區01內，所述共用柵極21的兩側形成有N型源/漏區22；在PMOS晶體管區02內，所述共用柵極21的兩側形成有P型源/漏區23。

但是隨著SRAM集成度越來越高，MOS晶體管的特征尺寸也越來越小，NMOS晶體管和PMOS晶體管的共用柵極也需要采用金屬柵極以降低MOS晶體管柵極的寄生電容，提高器件速度。但由于NMOS晶體管和PMOS晶體管的功函數不同，因此NMOS晶體管的金屬柵極和PMOS晶體管的金屬柵極的材料和工藝都有所不同，需要分別形成，這使得NMOS晶體管和PMOS晶體管的金屬柵極很難達到工藝要求。

發明內容

本發明解決的問題是提供一種NMOS晶體管和PMOS晶體管的金屬柵極連接在一起的金屬柵極的形成方法，使得最終形成的金屬柵極能滿足工藝要求。

為解決上述問題，本發明技術方案提供了一種金屬柵極的形成方法，包括：

提供半導體襯底，所述半導體襯底包括第一晶體管區和第二晶體管區；

在所述半導體襯底上形成替代柵結構，所述替代柵結構同時位于所述第一晶體管區和第二晶體管區內；

對第一晶體管區的替代柵結構進行離子注入；

利用四甲基氫氧化銨溶液除去未被離子注入的第二晶體管區的替代柵結構，形成第二溝槽，并在所述第二溝槽內形成第二金屬柵極；

除去被離子注入的第一晶體管區的替代柵結構，形成第一溝槽，并在所述第一溝槽內形成第一金屬柵極。

可選的，所述離子注入垂直地注入到第一晶體管區的替代柵結構中，使得所述替代柵結構中離子注入的區域和未被離子注入的區域的邊界與半導體襯底表面垂直。

可選的，所述離子注入的深度等于或大于所述替代柵結構的厚度。

可選的，所述離子注入的雜質離子為硼、銦、氮、磷、砷、銻、碳、氟、氯、氦、氬其中一種或幾種。

可選的，所述替代柵結構和半導體襯底之間形成有柵介質層，所述柵介質層為氧化硅層或高K介質層。