[發明專利]SVG無功補償發生器PWM信號產生裝置

無效

• 申請號: 201110352394.3
• 申請日: 2011-11-09
• 公開（公告）號: CN103107545A
• 公開（公告）日: 2013-05-15
• 發明（設計）人: 陳晨;周維來;孫敬華;何建華;王新寓;胡麗剛
• 申請（專利權）人: 哈爾濱九洲電氣股份有限公司
• 主分類號: H02J3/18
• 分類號: H02J3/18;H02M1/088
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明專利涉及一種SVG無功補償發生器PWM信號產生裝置。

背景技術

SVG無功補償發生器的基本原理是利用可關斷大功率電力電子器件，例如使用IGBT大功率半導體器件組成的自換相橋式電路，經過電抗器并聯在電網上，適當地調節橋式電路交流側輸出電壓的幅值和相位，或者直接控制其交流側電流，就可以使該電路吸收或者發出滿足要求的無功電流，實現動態無功補償的目的。常規SVG無功補償發生器內部的核心部分主要是由DSP數字信號處理器件和IGBT大功率半導體器件驅動電路及其它輔助保護電路組成的。由于傳統DSP數字信號處理器自身的PWM脈沖寬度調制信號輸出引腳數量限制，如果要對數量較多的IGBT器件進行PWM信號控制往往會力不從心，如果采用專業PWM信號生成元件往往在控制靈活性和擴展性方面差強人意，并且控制成本也往往較大。

發明內容

本發明專利是一種SVG無功補償發生器設備上采用的PWM信號產生裝置，此裝置采用可編程邏輯器件與光耦隔離驅動元件一起構成硬件平臺，并結合相關的移相處理算法生成可控的多重化PWM波信號，具有相對控制簡單、大部分開關諧波可相互抵消，工作可靠性高，通用性和可擴展性都較好等特點。通過該裝置就能很好解決傳統DSP數字信號處理器的PWM信號輸出數量不足的問題。

本發明專利的技術方案如下：一種SVG無功補償發生器PWM信號產生裝置是由FPGA控制單元、CPLD接口處理單元、H橋功率單元及多路隔離變壓器組成的，其特征在于：FPGA控制單元與CPLD接口處理單元電信號連接，CPLD接口處理單元與H橋功率單元電信號連接，H橋功率單元與多路隔離變壓器電信號連接。

所述的FPGA控制單元是由RAM數據存儲器連接FPGA主控芯片和DSP數字信號處理器組成的，其中RAM數據存儲器的主控芯片型號是IS61LV51216，FPGA主控芯片型號是EP1C6Q240，DSP數字信號處理器主控芯片型號是TMS28335。

所述的CPLD接口處理單元是由CPLD主控芯片EPM570T100C5連接光耦隔離驅動元件、多路隔離供電電路組成的。

所述的H橋功率單元是由IGBT功率模塊組成的。

在本發明專利方案中，DSP數字信號處理器將配電網和負載電壓電流等模擬數據采集處理后進行SVG無功補償算法的運算處理生成三相正弦基波，數據通過并行總線傳輸給FPGA控制單元并置低一根IO口線通知FPGA控制單元取數據，FPGA控制單元內部采用了雙口RAM數據緩沖機制，當FPGA控制單元收到DSP的置低狀態信號后就去數據緩沖區讀取數據，將數據進行誤碼檢測處理后得到的三相基波數據與內部的三角波進行比較生成多路PWM波信號，生成的PWM波信號通過數據扁平電纜傳輸給CPLD接口處理單元，CPLD接口處理單元對PWM波信號進行防直通處理并加入死區處理然后輸出給光耦隔離驅動元件，光耦隔離驅動元件對H橋功率單元中的IGBT功率模塊進行驅動，每個H橋功率單元輸出PWM調制波經過12繞組轉三相繞組的隔離變壓器回饋給配電網并最終對負載產生的無功量進行補償。

本發明專利有以下優點：

1.采用了常規的FPGA與CPLD等可編程邏輯器件與光耦隔離驅動元件一起構成硬件平臺，具有硬件成本相對低廉和便于二次開發。

2.采用移相處理算法生成可控的多重化PWM波信號，具有相對控制簡單、大部分開關諧波可相互抵消，工作可靠性高。

3.采用了FPGA內部雙口RAM數據緩沖功能，簡化了開發成本，并且在保留了常規的與DSP相連接的并行數據總線外還連接了其他通用IO口作為功能的冗余便于以后擴展，在并行數據接收部分還增加了誤碼的檢測與去除功能，使得裝置的工作更加穩定可靠。

4.采用了PWM死區控制和防IGBT直接導通控制邏輯，進一步增加了PWM信號輸出的可靠性和安全性。

5.采用了FPGA與CPLD硬件電路分開的方法，采用扁口總線電纜來傳輸數字信號，這樣便于整體系統以后的端口擴展，如果需要增加或改變PWM信號的輸出線路只需更換相應的CPLD板即可，便于以后的功能擴展和二次開發。

附圖說明

附圖為本發明專利的硬件電路及控制邏輯示意圖，其中：1、是FPGA控制單元，2、是CPLD接口處理單元，3、是H橋功率單元，4、是多路隔離變壓器。

具體實施方式

下面結合附圖對本發明專利做進一步的詳細說明：