[發(fā)明專利]計算機處理器中線程間數(shù)據(jù)通信的方法和系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201110351954.3
• 申請日: 2011-11-09
• 公開（公告）號: CN102541630A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設(shè)計）人: P·J·博雷爾;A·蓋特;J·L·彼得森
• 申請（專利權(quán)）人: 國際商業(yè)機器公司
• 主分類號: G06F9/46
• 分類號: G06F9/46
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 張亞非;于靜

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)處理，或者更具體地說，本發(fā)明涉及用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的方法、裝置和產(chǎn)品。

背景技術(shù)

計算機變得日益復(fù)雜且功能也日益強大。計算機軟件不斷地要求計算機硬件提供更大的處理能力并且計算機硬件的復(fù)雜程度也相應(yīng)地增加。當(dāng)前的計算機處理器，例如，包括其中可執(zhí)行大量軟件線程的大量硬件線程。目前，此類硬件線程之間的通信十分繁重、耗時、耗資源、且效率低下。

發(fā)明內(nèi)容

披露了用于在具有多個硬件執(zhí)行線程的計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的方法、裝置和產(chǎn)品。每個硬件線程在操作上連接以便通過線程間通信控制器進(jìn)行數(shù)據(jù)通信。所述線程間通信控制器根據(jù)本發(fā)明的實施例執(zhí)行線程間數(shù)據(jù)通信，其方式為：響應(yīng)于一個或多個RECEIVE(接收)操作碼，由所述線程間通信控制器注冊一個或多個執(zhí)行RECEIVE操作碼的接收線程；由所述線程間通信控制器從發(fā)送線程的SEND(發(fā)送)操作碼接收要發(fā)送到接收線程的派生消息數(shù)量和基值的指定(specification)；由所述線程間通信控制器產(chǎn)生派生消息，針對每個已注冊的接收線程遞增一次所述基值，以便每個派生消息包括單個整數(shù)作為所述基值的單獨增量；由所述線程間通信控制器將派生消息發(fā)送到每個已注冊的接收線程；以及從所述線程間通信控制器將接收線程接收的實際派生消息數(shù)量返回到發(fā)送線程。

通過下面對附圖中所示的本發(fā)明的示例性實施例的更具體的描述，本發(fā)明的上述和其他目標(biāo)、特征和優(yōu)點將變得顯而易見，在所述附圖中，相同的標(biāo)號一般表示本發(fā)明的示例性實施例的相同部分。

附圖說明

圖1示出根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的系統(tǒng)的網(wǎng)絡(luò)圖。

圖2示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

圖3示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

圖4示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

圖5示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

圖6示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

圖7示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

圖8示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

圖9示出顯示根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的示例性方法的流程圖。

具體實施方式

將參考從圖1開始的附圖描述根據(jù)本發(fā)明在計算機處理器中進(jìn)行線程間通信的示例性方法、裝置和產(chǎn)品。圖1示出根據(jù)本發(fā)明的實施例的用于在計算機處理器中進(jìn)行線程間數(shù)據(jù)通信的系統(tǒng)的網(wǎng)絡(luò)圖。圖1中的系統(tǒng)包括包含示例性計算機(152)的自動計算機器。圖1中的計算機(152)包括至少一個計算機處理器(156)或‘CPU’，以及通過高速存儲總線(166)和總線適配器(158)與處理器(156)和計算機(152)的其他組件相連的隨機存取存儲器(168)(‘RAM’)。

圖1的系統(tǒng)中的計算機(152)的示例性處理器(156)包括多個硬件執(zhí)行線程(120、122、124和126)。硬件線程提供借以執(zhí)行軟件線程的計算機程序指令的物理裝置。軟件線程是可由操作系統(tǒng)調(diào)度以在處理器上執(zhí)行的最小處理單元。軟件線程一般包含在進(jìn)程內(nèi)。多個軟件線程可以存在于同一進(jìn)程中并共享諸如存儲器之類的資源，而不同的進(jìn)程不能共享這些資源。具體而言，進(jìn)程中的各軟件線程共享該進(jìn)程的指令和上下文(變量在執(zhí)行中的任何給定時刻具有的值)。與之對照，“硬件”線程在計算機處理器的硬件中實現(xiàn)并執(zhí)行軟件線程的指令。也就是說，對硬件線程的支持以用于每個硬件線程的單獨的體系結(jié)構(gòu)寄存器組的形式內(nèi)置于處理器本身中，因此各個硬件線程可以同時執(zhí)行，無需在硬件線程之間進(jìn)行上下文切換。每個此類硬件線程可以運行多個軟件執(zhí)行線程，這是通過將軟件線程分配給被稱為“時間片”或“時隙”的處理器時間部分以及在軟件線程不再擁有其分配到的硬件線程期間保存用于該軟件線程的體系結(jié)構(gòu)寄存器組的內(nèi)容的上下文切換來實現(xiàn)的。在圖1的示例中，每個硬件線程(120、122、124和126)都具有對應(yīng)的寄存器組(128、130、132和134)。