[發明專利]半導體裝置

有效

• 申請號: 201110351467.7
• 申請日: 2011-11-08
• 公開（公告）號: CN102544003A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 松下憲一
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L29/739
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐冰冰;黃劍鋒

本申請基于2010年11月8日提出的日本專利申請第2010-250178號和2011年7月22日提出的日本專利申請第2011-161130號并主張其優先權，這里引用其全部內容。

技術領域

本發明涉及半導體裝置。

背景技術

已知有將在1個芯片內并聯連接的多個絕緣門極雙極性晶體管(Insulated?Gate?Bipolar?Transistor：IGBT)中的一部分作為感應IGBT使用、檢測IGBT(主IGBT)的電流的技術。感應IGBT的發射極經由感應電阻連接在與主IGBT共用的發射極端子上。通過測量感應電阻的電壓下降，能夠測量流過感應IGBT的電流(感應電流)。但是，存在開關時的感應電流與穩態動作時的感應IGBT和主IGBT的比率不同的問題。

發明內容

本發明提供一種抑制開關時的感應電流的變動的半導體裝置。

根據技術方案，半導體裝置具備：主元件，具有絕緣門極雙極性晶體管構造；和感應元件，具有回授電容比上述主元件大的絕緣門極雙極性晶體管構造。上述主元件連接在集電極端子與發射極端子之間。上述感應元件經由感應電阻相對于上述主元件并聯連接在上述集電極端子與上述發射極端子之間。

根據本發明的技術方案，能夠抑制半導體裝置的開關時的感應電流的變動。

附圖說明

圖1是實施方式的半導體裝置的等效電路圖。

圖2是實施方式的半導體裝置的示意剖視圖。

圖3(a)及圖3(b)是比較例的半導體裝置的等效電路圖。

圖4是比較例的半導體裝置的接通時的電流波形圖。

圖5(a)及圖5(b)是實施方式的半導體裝置的接通時的電流波形圖。

圖6(a)是另一實施方式的半導體裝置的等效電路圖，圖6(b)是圖6(a)的感應元件的接通時的電流波形圖。

圖7是表示第2感應元件的閾值電壓相對于第1感應元件的閾值電壓的相對值、與第1感應元件的密勒期間中的第2感應元件的電流的關系的圖。

具體實施方式

圖3(a)表示具有電流檢測功能的比較例的半導體裝置的等效電路圖。

該半導體裝置具備具有絕緣門極雙極性晶體管(Insulated?Gate?Bipolar?Transistor：IGBT)構造的主元件10、和具有與主元件10相同的絕緣門極雙極性晶體管構造的感應元件30。主元件10連接在集電極端子C與發射極端子E之間。感應元件30經由感應電阻40相對于主元件10并聯連接在集電極端子C與發射極端子E之間。

圖3(b)是將主元件10和感應元件30分別模型化為純電阻(単純抵抗)的等效電路圖。將感應元件30的發射極與感應電阻40的連接節點用S表示。

如果設主元件10的集電極與發射極間電壓為VCE、流到主元件10中的電流為Imain、主元件10的電阻為Rmain、感應元件30的集電極與節點S間電壓為VCS、流到感應元件30及感應電阻40中的電流為Isence、感應元件30的電阻為Rsence、感應電阻40的電阻為Rs，則

Rsence＝VCS/Isence?????????…(1)

Rmain＝VCE/Imain???????????…(2)

VCE＝VCS+Rs×Isence????????…(3)

成立。

根據這些式(1)～(3)，

Isence＝(Rmain/(Rsence+Rs))×Imain

＝(1/Sratio·(1+Rs/Rsence))×Imain????????…(4)

這里，Sratio表示感應比(センス比)Rsence/Rmain。

設Sratio為一定，通過設備模擬求出Imain、VCE，計算Isence。使主元件10的面積為感應元件30的面積的例如6000倍。因而，感應比Sratio(＝Rsence/Rmain)設定為6000。

將該結果表示在圖4中。橫軸表示時間(μ秒)，左側的縱軸表示電流(A)，右側的縱軸表示電阻(Ω)。

在圖4中，感應電流表示為對Isence乘以感應比Sratio的Sratio×Isence。

在A區間中，由于主元件10及感應元件30沒有接通，所以為Rs＜＜Rsence，式(4)中的Rs/Rsence大致為0。

因而，為Isence＝(1/Sratio)×Imain，Isence大致由感應比決定。因而，Sratio×Isence與Imain一致。