[發明專利]埋層引出結構及其制造方法

無效

• 申請號: 201110349910.7
• 申請日: 2011-11-08
• 公開（公告）號: CN103094229A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 錢文生
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L21/60
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及一種埋層(buried?layer)的引出結構。

背景技術

埋層工藝是雙極工藝或高壓工藝中經常采用的技術手段，請參閱圖1，通常是在硅襯底11上通過離子注入形成n型或p型埋層12，然后生長外延層13，再在外延層13上制作器件和電路。

以雙極晶體管為例，埋層12的作用主要有兩個：其一是用來隔離外延層13與襯底11，這樣外延層13中的電路可獨立于襯底施加偏置；其二是作為雙極晶體管的外集電區，降低集電區的串聯電阻，從而降低雙極晶體管的飽和壓降。

無論埋層用作什么功能，都需要將其引出至電極，這樣才可將其接地或加偏置電壓。常規的埋層引出結構如圖1所示，在外延層13中制作隔離區14，在兩隔離區14之間的有源區高濃度摻雜與埋層12相同類型的雜質形成沉淀區(sinker)15，然后長時間退火，直至沉淀區15接觸埋層12。

上述埋層引出結構有四個問題：一是埋層12經過長時間退火，縱向和橫向的擴散范圍很廣，造成埋層12與襯底11的寄生電容很大；二是沉淀區15雖然重摻雜，但還是有較大的串聯電阻；三是沉淀區15經過長時間高溫退火，縱向和橫向都有很多擴散，造成器件面積同時增大；四是沉淀區15需長時間退火，工藝復雜性高，周期長，成本很高。

發明內容

本發明所要解決的技術問題是提供一種新的埋層引出結構，不僅可以減小器件面積，還能降低寄生電阻。為此，本發明還要提供所述埋層引出結構的制造方法，其具有簡化的工藝流程。

為解決上述技術問題，本發明埋層引出結構包括襯底、外延層以及位于兩者之間的埋層；在外延層中具有隔離區，在隔離區中具有接觸孔電極，所述接觸孔電極的底部在埋層中。

所述埋層引出結構的制造方法包括如下步驟：

第1步，在襯底上通過離子注入工藝形成摻雜區；

第2步，在摻雜區上方通過外延工藝生長一層單晶外延層，此時摻雜區就成為了埋層；

第3步，在外延層中制作隔離區；

第4步，在隔離區中刻蝕通孔，所述通孔的底部與埋層相接觸；接著在所述通孔中填充金屬以形成接觸孔電極。

本發明的埋層引出結構制作在隔離區，沒有占據任何有源區，接觸孔電極的尺寸遠小于常規的沉淀層，大量地節約了器件面積，而且接觸孔電極是通過金屬接觸并引出埋層，串聯電阻遠小于常規的沉淀層。

本發明的埋層引出結構的制造方法由于不需要沉淀區，因而省略了現有方法中的高溫退火工藝，進一步降低了工藝成本和時間。

附圖說明

圖1是現有的埋層引出結構的示意圖；

圖2是本發明的埋層引出結構的示意圖；

圖3a～圖3d為本發明埋層引出結構的制造方法的各步驟示意圖。

圖中附圖標記說明：

11為襯底；12為埋層；13為外延層；14為隔離區；15為沉淀區；21為襯底；22為埋層；23為外延層；24為隔離區；25為接觸孔電極。

具體實施方式

請參閱圖2，本發明埋層引出結構包括襯底21、外延層23，以及位于兩者之間的埋層22。在外延層23中具有隔離區24，在隔離區24中具有接觸孔電極25，所述接觸孔電極25的底部在埋層22中。

所述埋層22為重摻雜的n型或p型埋層，摻雜濃度在1×10¹⁸原子每立方厘米以上，以滿足接觸孔電極25與埋層22的良好歐姆接觸。

優選地，所述接觸孔電極25為鎢(W)。

優選地，所述接觸孔電極25和埋層22接觸的底部還具有鈦(Ti)和/或氮化鈦(TiN)作為阻擋層。

本發明埋層引出結構的制造方法包括如下步驟：

第1步，請參閱圖3a，在半導體襯底(通常為硅襯底)21上通過離子注入工藝形成摻雜區22。摻雜區22的摻雜類型與襯底21相反。

第2步，請參閱圖3b，在摻雜區22上方通過外延工藝生長一層單晶外延層23，此時摻雜區22就成為了埋層22。外延層23的摻雜類型與襯底21相同。優選地，采用原位摻雜(在位摻雜)工藝。

第3步，請參閱圖3c，在外延層23中制作隔離區24。隔離區24為介質材料，優選為氧化硅。制作隔離區24可以采用局部氧化(LOCOS)工藝，也可以采用淺槽隔離(STI)工藝。

第4步，請參閱圖3d，在隔離區24中刻蝕通孔，所述通孔的底部與埋層22相接觸。接著在所述通孔中填充金屬以形成接觸孔電極25。