[發明專利]半導體裝置及其制造方法

無效

• 申請號: 201110345087.2
• 申請日: 2011-11-04
• 公開（公告）號: CN102468302A
• 公開（公告）日: 2012-05-23
• 發明（設計）人: 柳雅彥
• 申請（專利權）人: 夏普株式會社
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L27/02;H01L21/8238
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 曲寶壯;王忠忠

1.一種具有P型阱和N型阱的半導體裝置，其中比P型阱和N型阱更深的高雜質濃度區域的雜質濃度為1×10¹⁷cm^-3至1×10¹⁹cm^-3，該裝置包括用于分離元件的第一溝道分離部分，該第一溝道分離部分的深度等于或深于高雜質濃度區域。

2.根據權利要求1所述的具有P型阱和N型阱的CMOS結構的半導體裝置，其中該裝置包括用于分離元件的第二溝道分離部分，第一溝道分離部分處于N型阱和P型阱的邊界，第一溝道分離部分的深度深于第二溝道分離部分的深度。

3.根據權利要求1或2所述的半導體裝置，其中：該裝置包括用于分離元件的第二溝道分離部分；第一溝道分離部分在平面圖中布置為至少在P型阱或N型阱中至少在連接到電源電壓輸出端子的N型區域和NMOS晶體管的N型區域之間或連接到電源電壓輸出端子的P型區域和PMOS晶體管的P型區域之間，或者以至少環繞連接到電源電壓輸出端子的N型區域或P型區域的方式布置；并且第一溝道分離部分的深度深于第二溝道分離部分的深度。

4.根據權利要求2所述的半導體裝置，其中：在半導體襯底上提供外延層；在外延層的上部提供P型阱和N型阱；在第二溝道分離部分之間的P型阱中提供NMOS晶體管；在第二溝道分離部分之間的N型阱中提供PMOS晶體管。

5.根據權利要求3所述的半導體裝置，其中：在半導體襯底上提供外延層；在外延層的上部提供P型阱和N型阱；在第二溝道分離部分之間的P型阱中提供NMOS晶體管；在第二溝道分離部分之間的N型阱中提供PMOS晶體管。

6.根據權利要求4所述的半導體裝置，其中半導體襯底是高雜質濃度區域，或者高雜質濃度區域布置在半導體襯底中。

7.根據權利要求5所述的半導體裝置，其中半導體襯底是高雜質濃度區域，或者高雜質濃度區域布置在半導體襯底中。

8.根據權利要求4所述的半導體裝置，其中從半導體襯底熱擴散到外延層的外延層的部分區域是高雜質濃度區域。

9.根據權利要求5所述的半導體裝置，其中從半導體襯底熱擴散到外延層的外延層的部分區域是高雜質濃度區域。

10.根據權利要求6所述的半導體裝置，其中第一溝道分離部分的深度深于到達半導體襯底的區域的深度，或者第一溝道分離部分的深度深于從半導體襯底熱擴散的外延層的部分區域的深度。

11.根據權利要求7所述的半導體裝置，其中第一溝道分離部分的深度深于到達半導體襯底的區域的深度，或者第一溝道分離部分的深度深于從半導體襯底熱擴散的外延層的部分區域的深度。

12.根據權利要求8所述的半導體裝置，其中第一溝道分離部分的深度深于到達半導體襯底的區域的深度，或者第一溝道分離部分的深度深于從半導體襯底熱擴散的外延層的部分區域的深度。

13.根據權利要求9所述的半導體裝置，其中第一溝道分離部分的深度深于到達半導體襯底的區域的深度，或者第一溝道分離部分的深度深于從半導體襯底熱擴散的外延層的部分區域的深度。

14.根據權利要求1所述的半導體裝置，其中第一溝道分離部分的尖端部分或底表面部分至少到達高雜質濃度區域的上限邊界部分。

15.根據權利要求14所述的半導體裝置，其中第一溝道分離部分的尖端部分或底表面部分接觸高雜質濃度區域或者深入到高雜質濃度區域中0至2μm。

16.根據權利要求1所述的半導體裝置，其中高雜質濃度區域的雜質濃度為1×10¹⁸cm^-3至1×10¹⁹cm^-3。

17.根據權利要求1所述的半導體裝置，其中高雜質濃度區域的雜質濃度為5×10¹⁸cm^-3至1×10¹⁹cm^-3。

18.根據權利要求1所述的半導體裝置，其中雜質是P型雜質或N型雜質。