[發(fā)明專利]一種基于面向?qū)ο蟮腣HDL語言實現(xiàn)方法

無效

• 申請?zhí)枺?/td>: 201110344992.6
• 申請日: 2011-11-01
• 公開（公告）號: CN103092588A
• 公開（公告）日: 2013-05-08
• 發(fā)明（設(shè)計）人: 楊際榮
• 申請（專利權(quán)）人: 鎮(zhèn)江華揚信息科技有限公司
• 主分類號: G06F9/44
• 分類號: G06F9/44
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及一種基于面向?qū)ο蟮腣HDL語言實現(xiàn)方法，是面向?qū)ο蟮腣HDL語言(00-VHDL)及其設(shè)計實現(xiàn)方法。

背景技術(shù)

00-VHDL(Object-Orieted?VHDL)，即面向?qū)ο蟮腣HDL，其主要概念來自美國國防部支持的RASSP(Rapid?Prototyping?of?Application-Specific?Signal?Processors，快速專用信號處理器原型)計劃。面向?qū)ο蟮姆椒ㄔ谔幚韽?fù)雜性和增加軟件的可再生性方面的能力已在軟件工程界獲得廣泛承認。而這正是當(dāng)前IC設(shè)計中迫切需要解決的問題。因此，人們希望把面向?qū)ο蠓椒☉?yīng)用到VHDL中。RASSP的開發(fā)者認為面向?qū)ο蟮囊?如抽象、封裝、模塊性、層次等)同樣適用于對硬件進行抽象，Vista?Technologies公司由此出發(fā)擴展VHDL語言。擴展后的VHDL語言被稱之為00-VHDL語言。主要的擴展是引入了新的語言對象Entity?Object，是在Entity基礎(chǔ)上增加類的特征得到的；此外，00-VHDL中的Entity和Architecture具備了繼承機制，不同的Entity?Object之間可以用消息來通信。

實際上VHDL本身已具備一定程序的抽象性和模塊性。Entity、Procedure和Fuction支持抽象性，Package、Entity和存放在VHDL代碼的文件都是可再用的模塊。但在抽象性上，VHDL有很大的不足：從Entity的接口中，設(shè)計者無法獲得元件的功能信息，只能通過精確的設(shè)置端口電平來啟動所需要的操作，而不能以抽象的方式進行。特別是進行較高層次的仿真時，下一級單元的模型往往還沒有建立或者還需要修改。在封裝性上，VHDL能力也不夠強，比如說Package中的Variable或Signal是不能被封裝的。00-VHDL解決這些問題的方法是引入Entity?Object作為抽象、封裝和模塊性的基本單元。在VHDL中，可再用的層次只發(fā)生在component一級，設(shè)計者要么完全按照元件原有的配置去使用它，要么重新設(shè)計新的元件。但是，實際設(shè)計時常常是對現(xiàn)有元件作一些修改或增加一些新的功能。如果使用標(biāo)準VHDL，通常只好手工拷貝并修改原來的代碼。00-VHDL的繼承機制較好地解決了這一問題。

Entity?Object中的operation由消息(message)激活，從消息發(fā)送者的角度，發(fā)送一條消息類似于調(diào)用子程序。但從接收者的角度，消息是執(zhí)行某項操作的請求，并不一定要被立即響應(yīng)。因此，消息是一種比較抽象的機制，與硬件沒有直接的對應(yīng)關(guān)系。而在硬件中，元件之間的通信和數(shù)據(jù)交換需要特定的協(xié)議或同步機制。通過消息，設(shè)計者可以抽象地啟動某一操作而不必精確地按照協(xié)議或同步機制。這樣就提高了建模的靈活性；否則。若通信協(xié)議或同步機制有所改變，則必須修改整個VHDL模型。目前，Vista?Technologies正在開發(fā)00-VHDL的支持環(huán)境在這個環(huán)境中，設(shè)計者通過一定的輸入工具建立00-VHDL模型，其源代碼由預(yù)處理器翻譯成標(biāo)準的VHDL代碼，這代碼可以被一般VHDL仿真和綜合工具接受。在仿真時，一個跟蹤工具(traceability?tool)把VHDL代碼中語句映射回初始的00-VHDL代碼，這樣調(diào)試可以在00-VHDL代碼中進行。

發(fā)明內(nèi)容

基于上述問題，特此發(fā)明一種基于面向?qū)ο蟮腣HDL語言實現(xiàn)方法；借助一個模擬調(diào)度核心來完成此工作，模擬調(diào)度核心的主要作用是在模擬過程中在適當(dāng)?shù)臅r候調(diào)整整個設(shè)計中的各個由進程轉(zhuǎn)化來的C++類成員函數(shù)，以模擬進程的并發(fā)執(zhí)行過程，可以使用事件驅(qū)動(event-driven)的模擬算法來實現(xiàn)。其算法如下：

(1)常量、變量和信號的翻譯

在表示方法上以C++的類對象對應(yīng)VHDL中的常量、變量和信號對象。為每一種VHDL中的數(shù)據(jù)類型定義一個類，在類中定義一個標(biāo)識符用以區(qū)分信號、變量和常量，通過以數(shù)據(jù)類型定義對象的方式定義數(shù)據(jù)量，并通過向構(gòu)造函數(shù)傳遞參數(shù)來區(qū)分信號、變量和常數(shù)。例如，下面的VHDL源描述(左邊)402005年第6期可翻譯為對應(yīng)的C++代碼(右邊)：

signal?a：bit：＝’0’；Wbitdata?a(“a”，GVHdLobject::SIGNAL，…，’0’)；

Variable?b：integer：＝10；Wintegerdata?b(“b”，GVHdLobjcct::VARIABLE，…，10)；