[發明專利]制作半導體器件的方法

有效

• 申請號: 201110344432.0
• 申請日: 2011-11-04
• 公開（公告）號: CN103094214A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 陳勇
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/28
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明涉及半導體制造工藝，尤其涉及一種制作半導體器件的方法。

背景技術

隨著柵極尺寸縮短至幾十納米，柵氧化物層的厚度降至3nm以下，引發了柵極電阻過大、柵泄漏增大以及多晶硅柵出現空乏現象等問題。因此，人們又將目光重新投向金屬柵極技術，金屬柵極技術采用具有較低電阻的金屬作為柵極，并且采用具有較大介電常數的材料作為柵介電層。

金屬柵極技術包括先形成柵（Gate-first）工藝和后形成柵（Gate-last）工藝。Gate-first工藝是指在對硅片進行漏/源區離子注入以及隨后的高溫退火步驟之前形成金屬柵極，Gate-last工藝則與之相反。由于Gate-first工藝中金屬柵極需經受高溫工序，因此該工藝可能會引起熱穩定性、閾值電壓漂移和柵堆疊層再生長等問題，這對于PMOS來說是非常嚴重的問題。

圖1為采用現有技術的Gate-last工藝的工藝流程圖。如圖1所示，執行步驟101，提供半導體襯底，并在半導體襯底上依次形成高介電常數的柵介電層和覆蓋層；執行步驟102，在覆蓋層上沉積多晶硅層，并對其進行圖案化以形成第一偽柵極和第二偽柵極；執行步驟103，在第一偽柵極和第二偽柵極兩側的半導體襯底中形成淺摻雜區；執行步驟104，在第一偽柵極和第二偽柵極兩側形成間隙壁，并在間隙壁兩側的半導體襯底中形成源極和漏極；執行步驟105，在源極和漏極上形成金屬硅化物以降低接觸電阻；執行步驟106，在步驟105的半導體器件上形成層間介電層，并進行化學機械研磨工藝至露出第一偽柵極和第二偽柵極；執行步驟107，去除第一偽柵極，并形成P型金屬柵極；執行步驟108，去除第二偽柵極，并形成N型金屬柵極。

在柵介電層上形成的覆蓋層不但可以作為步驟102的圖案化工藝中多晶硅層的刻蝕停止層，而且還可以在該刻蝕工藝以及步驟107和108去除偽柵極過程中保護柵介電層免受損壞。然而，由于N型金屬柵極和P型金屬柵極下面的覆蓋層相同，如果覆蓋層的功函數較高則會降低P型晶體管的閾值電壓（Vt），反之，則會降低N型晶體管的閾值電壓，因此，很難同時兼顧到N型晶體管和P型晶體管。如果使用中間能隙（midgap）的材料作為覆蓋層雖然能夠一定程度上兼顧N型晶體管和P型晶體管功函數，但會導致兩者的閾值電壓都相對比較高。

因此，目前急需一種制作半導體器件的方法，以解決上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術中存在的問題，本發明提出了一種制作半導體器件的方法，包括：a）提供半導體襯底，所述半導體襯底包括P型晶體管區和N型晶體管區，且其上依次形成有柵介電層和覆蓋層；b）在所述覆蓋層上形成暴露所述P型晶體管區的光刻膠層；c）執行氮處理工藝，以在所述P型晶體管區的所述柵介電層和所述覆蓋層中摻雜氮；以及d）去除所述光刻膠層。

優選地，所述c）步驟中的所述氮處理工藝為快速熱氮化工藝，其中，通入的反應氣體為氨氣。

優選地，反應腔室內的壓力為1-30Torr。

優選地，反應溫度為500-1000^oC。

優選地，所述氨氣的流速為1-60sccm。

優選地，反應時間為1-100秒。

優選地，所述c）步驟中的所述氮處理工藝包括分耦式等離子體氮化工藝，所述分耦式等離子體氮化工藝中使用脈沖式功率，且通入的反應氣體包括氮氣。

優選地，所述分耦式等離子體氮化工藝中的脈沖式功率為100-3000W。

優選地，所述脈沖式功率的占空比為0-50%。

優選地，所述氮處理工藝在所述分耦式等離子體氮化工藝之后還包括退火工藝。

優選地，所述氮處理工藝為等離子體摻雜工藝，其中，通入的反應氣體包括氮氣。

優選地，所述等離子體摻雜工藝的注入能量為100-2000eV。

優選地，所述等離子體摻雜工藝的注入劑量為10¹¹-10¹⁴個/平方厘米。