[發明專利]片外存儲器帶寬檢測方法及裝置

無效

• 申請號: 201110341898.5
• 申請日: 2011-11-02
• 公開（公告）號: CN103092743A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 朱笠;朱靈峰
• 申請（專利權）人: 聯芯科技有限公司
• 主分類號: G06F11/34
• 分類號: G06F11/34;G06F13/38
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 石湘波

技術領域

本發明涉及移動通信技術領域，特別涉及一種片外存儲器帶寬檢測方法及裝置。

背景技術

在移動終端中出現了將多個處理器內核集成到單個的集成電路芯片上的片上系統(System?On?Chip，SOC)。數目更多的處理器內核可以允許集成電路芯片的更多的處理能力，例如，可以在完成無線通信數據處理的同時實現豐富的多媒體應用，這些高性能的多核處理器對片外存儲器提出了更高的訪問帶寬的要求。

由此，對于片外存儲器的帶寬信息的獲取顯得非常重要，特別地，獲取片外存儲器訪問的實時帶寬可有助于對多核處理器的控制，提高片上系統的運行效率等。

請參考圖1，其為現有的處理器內核訪問片外存儲器的結構示意圖。如圖1所示，片上系統中的第一中央處理單元(CPU)、第二中央處理單元、第三中央處理單元、直接存儲存取(DMA)等處理器內核通過系統總線(System?Bus)與存儲控制器(MEMCTL)信號連接，而通過所述存儲控制器對片外存儲器發起訪問。

現有技術中，通過邏輯分析儀等測試設備測試存儲器接口的讀寫信號的時序來獲取片外存儲器訪問的實時帶寬。請參考圖2，其為現有技術中利用邏輯分析儀獲取片外存儲器訪問的實時帶寬需測試的讀寫信號的時序示意圖。如圖2所示，例如，對于片外存儲器中的DDR?SDRAM(Double?Data?Rate?Synchronous?Dynamic?Random?Access?Memory，雙倍速率同步動態隨機存儲器)而言，需要在給定的時鐘信號(CLK)內測試該DDR?SDRAM的片選信號(CS)、行選信號(RAS)、列選信號(CAS)、寫信號(WR)、地址信號(ADDRESS)及數據信號(DATA)的時序。具體的，設時鐘周期為T_CLK，數據總線的寬度為W_DATA，在N個時鐘周期里，SOC芯片對片外存儲器發起了M次寫操作，則在這個過程中存儲器的訪問帶寬為：M×W_DATA/(N×T_CLK)，即獲取了DDR?SDRAM的訪問的實時帶寬。

但是，通過上述方法獲取片外存儲器訪問的實時帶寬需要配備額外的設備，從而給訪問的實時帶寬的獲取帶來了不便。此外，目前移動終端越來越多地使用DDR2、DDR3器件，這些器件對時序的要求非常嚴格，從而更多地采用POP(PIN?ON?PIN)封裝，因此想捕獲片外存儲器接口的信號非常困難，從而使得通過邏輯分析儀等測試設備測試片外存儲器接口的讀寫信號的時序來獲取片外存儲器訪問的實時帶寬變得非常困難。

發明內容

本發明的目的在于提供一種片外存儲器帶寬檢測方法及裝置，以解決現有技術中獲取片外存儲器訪問的實時帶寬非常困難的問題。

為解決上述技術問題，本發明提供一種片外存儲器帶寬檢測方法，包括：獲取處理器內核對存儲控制器的訪問次數、操作時間及數據帶寬；根據公式：訪問的實時帶寬＝訪問次數*數據帶寬/操作時間，獲取片外存儲器訪問的實時帶寬。

可選的，在所述的片外存儲器帶寬檢測方法中，確定對存儲控制器訪問的具體處理器內核，根據具體處理器內核獲取數據帶寬。

可選的，在所述的片外存儲器帶寬檢測方法中，利用寄存器對處理器內核訪問存儲控制器計數，從而獲取訪問次數。

可選的，在所述的片外存儲器帶寬檢測方法中，利用定時器對處理器內核訪問存儲控制器計時，從而獲取操作時間。

可選的，在所述的片外存儲器帶寬檢測方法中，同時獲取處理器內核對存儲控制器的訪問次數及操作時間。

本發明還提供一種片外存儲器帶寬檢測裝置，包括：總線檢測寄存模塊，所述總線檢測寄存模塊與系統總線信號連接，用以獲取處理器內核對存儲控制器的訪問次數、操作時間及數據帶寬，并根據公式：訪問的實時帶寬＝訪問次數*數據帶寬/操作時間，獲取片外存儲器訪問的實時帶寬。

可選的，在所述的片外存儲器帶寬檢測裝置中，所述總線檢測寄存模塊包括：選擇模塊，用以確定對存儲控制器訪問的具體處理器內核，根據具體處理器內核獲取數據帶寬；寄存器，用以對處理器內核訪問存儲控制器計數，從而獲取訪問次數；定時器，用以對處理器內核訪問存儲控制器計時，從而獲取操作時間；計算模塊，用以根據公式：訪問的實時帶寬＝訪問次數*數據帶寬/操作時間，獲取片外存儲器訪問的實時帶寬。

可選的，在所述的片外存儲器帶寬檢測裝置中，還包括使能總線，所述使能總線與所述寄存器、定時器連接，用以控制所述寄存器及定時器的開啟與關閉。