[發(fā)明專利]高密度嵌入式電容器及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110338301.1
• 申請(qǐng)日: 2011-10-31
• 公開（公告）號(hào): CN103094068A
• 公開（公告）日: 2013-05-08
• 發(fā)明（設(shè)計(jì)）人: 王惠娟;萬里兮
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號(hào): H01L21/02
• 分類號(hào): H01L21/02;H01L29/92
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 逯長明

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，更具體地說，涉及一種高密度嵌入式電容器及其制作方法。

背景技術(shù)

隨著各種功能電路集成度的迅速提高以及對(duì)功能模塊和元器件小型化的需要，集成無源技術(shù)成為一種取代分立無源器件以達(dá)到器件小型化的解決方案。在各種典型電路中，80％的組件為無源器件，它們占去了印刷電路板上的近50％的面積。在系統(tǒng)級(jí)封裝(System-in-Package，簡稱SiP，或System-on-Package，簡稱SOP)技術(shù)中，可采用集成無源技術(shù)將不同的無源器件或者無源模塊埋入或集成在基板上，可大大減小基板的面積，成為實(shí)現(xiàn)有效系統(tǒng)集成的方法之一。而電容器作為基板上最常見也是分布最多的元器件，使電容器的集成技術(shù)成為集成無源技術(shù)的關(guān)鍵技術(shù)。

隨著系統(tǒng)級(jí)封裝技術(shù)的發(fā)展，電子系統(tǒng)的工作頻率越來越高，大量的SMD(surface?mounted?devices)電容不僅嚴(yán)重影響了電子系統(tǒng)的小型化，而且越來越不能滿足電子系統(tǒng)的高頻濾波退耦的要求，因此逐漸發(fā)展處嵌入式電容技術(shù)。嵌入式電容器因無需由線路引出，較傳統(tǒng)的SMD電容器具有更小的寄生電阻和電感，可更廣泛的應(yīng)用于高頻高密的電子系統(tǒng)中。

在實(shí)際應(yīng)用中，由于電容器固有的寄生電感和電阻，任何一種電容器都難以做到從低頻到高頻的全頻段退耦。一般來說，電容器的容值越大，退耦效果就越好，但是體積也會(huì)越大，產(chǎn)生的寄生電感好電阻也越大，對(duì)高頻的退耦效果就越差；反之，電容器容值越小，體積就越小，寄生電感和電阻就越小，因此可用于高頻，但由于容值小，退耦效果就差。因此，若要使電容器對(duì)低頻和高頻的退耦效果都較好，就要制作一種體積小，但容值較大的電容器，這就要求電容器的電容密度要大。

現(xiàn)有技術(shù)中的三維電容器增加電容密度的方式主要基于金屬-絕緣層-金屬(MIM)結(jié)構(gòu)及多層堆疊的MIMIMI...M結(jié)構(gòu)，尤其是應(yīng)用于硅基上的埋入電容，但是這種電容器的電容密度典型值為0.7～0.9nF/cm²，是低值應(yīng)用的理想選擇，但由于其電容密度小這一局限性，很難滿足射頻下退耦1nF～100nF電容量的要求，即很難滿足高頻退耦的要求。因此，急需研究出一種電容密度大的電容器，使其能夠同時(shí)滿足低頻退耦和高頻退耦的要求。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供了一種高密度嵌入式電容器及其制作方法，提高了電容器的電容密度，使該電容器對(duì)高頻退耦和低頻退耦的效果均良好，能夠同時(shí)滿足低頻退耦和高頻退耦的要求。

為實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供了如下技術(shù)方案：

一種高密度嵌入式電容器制作方法，包括：

提供基底，所述基底包括本體層和位于所述本體層表面上的刻蝕阻擋層；

在所述刻蝕阻擋層表面內(nèi)形成多個(gè)溝槽圖形；

以具有所述溝槽圖形的刻蝕阻擋層為掩膜，在所述本體層表面內(nèi)形成多個(gè)溝槽，所述溝槽垂直度良好且具有高深寬比；

去除相鄰溝槽之間的刻蝕阻擋層材料，以在所述刻蝕阻擋層表面上形成該電容器的摻雜區(qū)圖形；

以具有所述摻雜區(qū)圖形的刻蝕阻擋層為掩膜，對(duì)所述溝槽的底部、側(cè)壁以及相鄰溝槽間的本體層材料進(jìn)行摻雜，得到該電容器的摻雜區(qū)，以在所述本體層與所述摻雜區(qū)接觸區(qū)域形成三維PN結(jié)；

保留緊鄰所述摻雜區(qū)邊緣的部分刻蝕阻擋層材料，去除所述摻雜區(qū)兩側(cè)或四周的部分刻蝕阻擋層材料，暴露出部分本體層材料，作為該電容器的第一電極區(qū)；

在所述本體層表面上形成第一金屬層，所述第一金屬層與所述摻雜區(qū)材料及所述第一金屬層與所述本體層材料間均形成歐姆接觸，所述第一金屬層覆蓋所述第一電極區(qū)以及所述溝槽的底部、側(cè)壁以及相鄰溝槽間的摻雜區(qū)材料；

去除部分第一金屬層材料，形成該電容器的第一電極和第二電極，所述第一電極和第二電極的極性相反，且二者之間電學(xué)絕緣，所述第一電極位于所述摻雜區(qū)的兩側(cè)或四周，所述第二電極位于所述摻雜區(qū)表面上，其中，去除的部分第一金屬層材料位于緊鄰所述摻雜區(qū)邊緣的部分刻蝕阻擋層表面上。

優(yōu)選的，形成第一電極和第二電極之后還包括，在所述第一電極和第二電極表面上形成第二金屬層，以引出所述第一電極和第二電極。

優(yōu)選的，所述溝槽的深寬比在1∶1-10∶1之間。

優(yōu)選的，所述溝槽的深度在2μm-100μm之間。

優(yōu)選的，所述相鄰溝槽間的本體層材料的厚度大于所述摻雜區(qū)的厚度的2倍，且小于20μm。

優(yōu)選的，所述摻雜區(qū)的厚度在0.1μm-3μm之間。