[發明專利]具有位錯結構的半導體器件及其形成方法

有效

• 申請號: 201110336908.6
• 申請日: 2011-10-28
• 公開（公告）號: CN102867784A
• 公開（公告）日: 2013-01-09
• 發明（設計）人: 蔡俊雄;王參群
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H01L29/78;H01L29/32
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

技術領域

本發明涉及半導體領域，更具體地，本發明涉及一種具有位錯結構的半導體器件及其形成方法。

背景技術

半導體集成電路(IC)工業經歷了快速發展。在IC演進過程中，功能密度(即，每單位芯片面積中互連器件的數量)通常都在增加，同時幾何尺寸(即，可使用制造工藝創建的最小元件(或線))減小。這種規模縮小工藝通常通過增加產量效率和降低相關成本來提供很多益處。這樣的規模縮小還增加了處理和制造IC的復雜性，并且，對于將被實現的進步，需要在IC制造中進行的類似發展。

例如，當諸如金屬氧化物半導體場效應晶體管(MOSFET)的半導體器件通過各種技術節點縮小時，已經實現了應變源極/漏極部件(例如，應激源區域)，從而提高了載流子遷移率并且改善了器件性能。雖然形成用于IC器件的應激源區域的現有方法通常足以達到預期目的，但是現有方法不能在所有方面完全令人滿意。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種制造半導體器件的方法，包括：提供具有柵極疊層的襯底；對所述襯底實施第一預非晶注入工藝；在所述襯底的上方形成第一應力膜；對所述襯底和所述第一應力膜實施第一退火工藝；對經過退火的所述襯底實施第二預非晶注入工藝；在所述襯底的上方形成第二應力膜；以及對所述襯底和所述第二應力膜實施第二退火工藝。

在該方法中，所述第一退火工藝和所述第二退火工藝包括：實施長距離預熱。

在該方法中，實施第一預非晶注入工藝包括：利用硅(Si)或鍺(Ge)注入種類注入所述襯底。

在該方法中，實施第一預非晶注入工藝包括：利用約5KeV至約40KeV的注入能量。

在該方法中，實施所述退火工藝包括：實施快速熱退火(RTA)工藝。

在該方法中，實施所述RTA工藝包括：利用高于約900℃的溫度。

在該方法中，實施所述退火工藝包括：實施毫秒熱退火(MSA)工藝。

在該方法中，實施所述MSA工藝包括：利用高于約900℃的溫度。

在該方法中，實施長距離預熱包括：利用約200℃至約700℃的溫度，并且其中，實施所述長距離預熱的時間為約50秒至約300秒。

根據本發明的另一方面，提供了一種制造半導體器件的方法，包括：在襯底的上方形成柵極結構；在所述襯底中形成第一非晶區域；在所述第一非晶區域的上方沉積第一應力膜；對所述第一應力膜實施第一退火工藝，以使所述第一非晶區域再結晶，并且形成第一應激源區域；去除所述第一應力膜；在所述襯底中形成第二非晶區域；在所述第二非晶區域的上方沉積第二應力膜；對所述第二應力膜實施第二退火工藝，以使所述第二非晶區域再結晶，并且形成第二應激源區域；以及去除所述第二應力膜。

在該方法中，進一步包括：實施長距離預熱。

在該方法中，實施長距離預熱包括：利用約200℃至約700℃的溫度。

在該方法中，實施第一退火工藝和實施第二退火工藝包括：利用約900℃至約1,400℃的溫度。

在該方法中，在所述襯底內形成的所述第一非晶區域比所述第二非晶區域更深。

根據本發明的又一方面，提供了一種半導體器件，包括：半導體襯底；柵極結構，位于所述半導體襯底的溝道區域的上方；第一應力區域，位于所述半導體襯底中，所述第一應力區域包括第一位錯；以及第二應力區域，位于所述半導體襯底中，并且覆蓋所述第一應力區域，所述第二應力區域包括第二位錯，其中，在所述半導體襯底內的所述第一應力區域比所述第二應力區域更深，并且其中，所述第一位錯和所述第二位錯形成在111方向上。

在該半導體器件中，所述111方向具有約45至約65度的夾角，所述夾角為相對于與所述半導體襯底的表面平行的軸測量出的。

在該半導體器件中，所述第一位錯從所述第一應力區域延伸穿過所述第二應力區域。

在該半導體器件中，所述第一位錯具有第一夾斷點，所述第一夾斷點位于所述半導體襯底中的小于約100納米的深度處，并且其中，所述第二位錯具有第二夾斷點，所述第二夾斷點位于所述半導體襯底的小于約50納米的深度處，所述深度為從所述半導體襯底的所述表面測量出的。

在該半導體器件中，所述第一夾斷點和所述第二夾斷點沒有位于所述溝道區域內。

在該半導體器件中，所述第一應力區域和所述第二應力區域沒有延伸超過在所述半導體襯底內的所述柵極結構的中線。

附圖說明