[發明專利]半導體器件的制作方法

有效

• 申請號: 201110335299.2
• 申請日: 2011-10-29
• 公開（公告）號: CN103094108A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 鮑宇;平延磊
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體制造領域，尤其涉及一種用于提高應力記憶效果的半導體器件的制作方法。

背景技術

隨著晶體管的尺寸不斷縮小，晶體管元件工作需要的電壓和電流不斷降低，晶體管開關的速度也隨之加快，隨之對半導體工藝各方面要求大幅提高。互補型金屬氧化物半導體場效應(CMOS)晶體管是集成電路制造的主流技術，如何不斷提高CMOS晶體管的形成工藝成為業界的主流課題。其中，如何提高CMOS晶體管的溝道遷移率是解決其性能的諸多問題的關鍵所在。

當向CMOS晶體管的柵極施加適當的控制電壓后，在柵極下方的半導體襯底中形成導電溝道，即溝道區，其中溝道區的導電率取決于摻雜濃度以及多數電荷載流子的遷移率，且對于溝道區在晶體管寬度方向的給定延伸部分而言，亦取決于源極區與漏極區之間的距離，即溝道長度。因此，溝道區的導電率為決定CMOS晶體管性能的關鍵因素。因此，如何減少溝道長度以及減少與溝道長度相關聯的溝道電阻率，成為用來提高CMOS晶體管速度、功耗等性能的重要手段。

增加電荷載流子遷移率的一個有效方法是改變溝道區內的晶格結構，例如，通過在溝道區附近產生拉應力(Tensile?Stress)或壓應力(Compressive?Stress)，以在溝道區內產生對應的應變(Strain)，從而改善電子和空穴的遷移率。例如，在溝道中沿著溝道長度方向產生單軸拉伸應變即拉應力，可以增加了電子遷移率，而在溝道中沿著溝道長度方向產生單軸壓縮應變即壓應力，則可增加空穴的遷移率，因此可分別提高NMOS晶體管和PMOS晶體管的性能。

在CMOS晶體管制作過程中，完成源極和漏極的摻雜離子注入通常使用退火工藝，在退火工藝中，通過覆蓋應力層產生的應力使晶格再重組，而后可移除該應力層，僅在再成長晶格部分內“保留”應力作用。上述方法稱之為應力記憶技術(Stress?Memory?Technology，SMT)。

目前在制作CMOS晶體管時，在半導體襯底上形成的高應力層能提高電荷載流子的遷移率。但是如果在PMOS晶體管和NMOS晶體管區域沉積同一類型的高應力層，例如都沉積拉應力層，則與PMOS晶體管所需要的壓應力相反，拉應力傳導至PMOS晶體管區的溝道中，會降低該區域的電荷載流子遷移率，進而降低了PMOS晶體管的運轉速度；而如果都沉積壓應力層，則與NMOS晶體管所需要的拉應力相反，壓應力傳導至NMOS晶體管區的溝道中，會降低該區域的電荷載流子遷移率，進而降低了NMOS晶體管的運轉速度。

現有技術通過在PMOS晶體管區沉積壓應力層，在NMOS晶體管區沉積拉應力層來解決上述問題，然而持續縮減晶體管尺寸，則需要適應以及需要開發高度復雜的工藝技術，其中對給定的溝道長度如何進一步地增加溝道的電荷載流子遷移率顯得尤為關鍵。

然而，對于NMOS晶體管而言，現有技術僅通過沉積拉應力層來提高電荷載流子遷移率，仍不能滿足NMOS晶體管較高運轉速度的要求。因此，提供一種能夠進一步增加溝道的電荷載流子遷移率的NMOS晶體管是十分必要的。

發明內容

本發明要解決的技術問題是，如何進一步提高半導體器件中NMOS晶體管溝道的電荷載流子遷移率，從而改善半導體器件的性能。

為解決上述問題，本發明一種半導體器件的制作方法，包括以下步驟：提供半導體襯底；在所述半導體襯底中形成柵極結構，并在所述柵極結構兩側的半導體襯底中形成源極和漏極；在所述半導體襯底和柵極結構上依次形成第一應力層和氧化層；進行化學機械研磨，直至暴露所述柵極結構；去除所述氧化層；在所述柵極結構和第一應力層上形成第二應力層，所述第二應力層的材質為高密度氮化硅；進行熱退火工藝；去除所述第一應力層和第二應力層。

進一步的，所述第二應力層的利用化學氣相沉積法形成，反應物包括硅烷、氨氣、氫氣和氬氣，所述硅烷、氨氣、氫氣和氬氣的流量分別為50～300sccm、100～1000sccm、1000～5000sccm、1000～5000sccm，反應溫度為400～600℃，反應壓力為1～10Torr，高頻射頻功率為50～300W，低頻射頻功率為10～100W。

進一步的，所述第二應力層的厚度為100～300埃。

進一步的，所述第二應力層的楊氏模量大于150GPa。

進一步的，所述第一應力層的材質為氮化硅。