[發明專利]半導體集成電路

有效

• 申請號: 201110329165.X
• 申請日: 2011-10-26
• 公開（公告）號: CN102708924A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: 吳相默;任才爀
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C17/16
• 分類號: G11C17/16
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

1.一種半導體集成電路，包括：

熔絲組；

端子，所述端子被指定為在正常操作中被施加第一外部信號；以及

控制單元，所述控制單元被配置成在熔絲控制操作中經由所述端子接收第二外部信號并將所接收的所述第二外部信號施加至所述熔絲組。

2.如權利要求1所述的半導體集成電路，其中，所述熔絲組包括多個電熔絲。

3.如權利要求1所述的半導體集成電路，其中，所述第一外部信號包括參考電壓。

4.如權利要求1所述的半導體集成電路，其中，所述第二外部信號包括斷裂偏置電壓。

5.如權利要求1所述的半導體集成電路，其中，所述控制單元被配置成響應于測試模式信號而將所述端子與設定為使用所述第一外部信號的電路部件或者與熔絲組電連接。

6.如權利要求1所述的半導體集成電路，還包括：

緩沖器，所述緩沖器被配置成接收所述第一外部信號。

7.如權利要求1所述的半導體集成電路，其中，所述控制單元包括：

第一開關，所述第一開關被配置成響應于測試模式信號的去激活而將所述端子與預設的電路部件電連接；以及

第二開關，所述第二開關被配置成響應于所述測試模式信號的激活而將所述端子與所述熔絲組電連接。

8.如權利要求7所述的半導體集成電路，其中，所述控制單元還包括：

第三開關，所述第三開關被配置成響應于熔絲地址信號和所述測試模式信號而將所述第二外部信號施加至從所述熔絲組中選出的熔絲。

9.如權利要求8所述的半導體集成電路，其中，所述控制單元還包括：

浮置防止部，所述浮置防止部被配置成響應于所述測試模式信號而將預設的電壓施加至緩沖器。

10.如權利要求7所述的半導體集成電路，其中，所述測試模式信號的激活電壓電平與所述第二外部信號的電壓電平實質上相同。

11.如權利要求10所述的半導體集成電路，其中，所述控制單元還包括：

電平移位器，所述電平移位器被配置成將外部測試模式信號的電壓電平移位到與所述第二外部信號的電壓電平實質上相同的電平，并輸出電平經移位的信號作為所述測試模式信號。

12.如權利要求8所述的半導體集成電路，其中，所述第三開關由具有與所述第二外部信號實質上相同的電壓電平的內部電壓所控制。

13.如權利要求12所述的半導體集成電路，其中，所述控制單元還包括：

電平移位器，所述電平移位器被配置成將外部測試模式信號的電壓電平移位到與所述第二外部信號的電壓電平實質上相同的電平，并輸出電平經移位的信號作為所述測試模式信號；以及

內部電壓發生部，所述內部電壓發生部被配置成響應于所述外部測試模式信號和所述測試模式信號而產生所述內部電壓。

14.一種半導體集成電路，包括：

熔絲組；

第一端子，所述第一端子被指定為在正常操作中被施加第一外部信號；

第一控制單元，所述第一控制單元被配置成在熔絲斷裂操作中經由所述第一端子接收第二外部信號并將所接收的所述第二外部信號施加至所述熔絲組；

第二端子，所述第二端子被指定為在所述正常操作中被施加第三外部信號；以及

第二控制單元，所述第二控制單元被配置成在所述熔絲斷裂操作中經由所述第二端子接收第四外部信號并將所接收的所述第四外部信號施加至所述熔絲組。

15.如權利要求14所述的半導體集成電路，其中，所述熔絲組包括多個電熔絲。

16.如權利要求14所述的半導體集成電路，其中，所述第一外部信號包括參考電壓。

17.如權利要求14所述的半導體集成電路，其中，所述第二外部信號包括斷裂偏置電壓。

18.如權利要求14所述的半導體集成電路，還包括：

第一緩沖器，所述第一緩沖器被配置成接收所述第一外部信號；以及

第二緩沖器，所述第二緩沖器被配置成接收所述第二外部信號。