[發(fā)明專利]CMOS晶體管及制作方法、NMOS晶體管及制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110318999.0
• 申請(qǐng)日: 2011-10-19
• 公開(kāi)（公告）號(hào): CN103066019A
• 公開(kāi)（公告）日: 2013-04-24
• 發(fā)明（設(shè)計(jì)）人: 平延磊;鮑宇
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238;H01L27/092;H01L21/336;H01L29/78
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路制造領(lǐng)域，尤其涉及一種CMOS晶體管及制作方法、NMOS晶體管及制作方法。

背景技術(shù)

集成電路尤其超大規(guī)模集成電路的主要器件是金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOS晶體管)。自MOS晶體管發(fā)明以來(lái)，其幾何尺寸按照摩爾定律一直在不斷縮小，目前其特征尺寸發(fā)展已進(jìn)入45納米范圍，在此尺度下，各種因?yàn)槠骷奈锢順O限所帶來(lái)的二級(jí)效應(yīng)逐漸不可避免，器件的特征尺寸按比例縮小變得越來(lái)越困難。其中，在MOS晶體管器件及其電路制造領(lǐng)域，最具挑戰(zhàn)性的是傳統(tǒng)CMOS工藝在器件按比例縮小過(guò)程中由于多晶硅、SiO₂或者SiON柵介質(zhì)層厚度減小所帶來(lái)的從柵極向襯底的漏電流問(wèn)題。

當(dāng)前在CMOS工藝中已提出的解決方法是，采用高K(介電常數(shù))柵介質(zhì)材料代替?zhèn)鹘y(tǒng)的SiO₂柵介質(zhì)，并使用金屬作為柵電極與之匹配以避免柵極損耗以及硼滲透所導(dǎo)致的漏電流問(wèn)題。目前高K柵介質(zhì)材料的研究已經(jīng)較為成熟，多選用鉿基材料(如HfO₂等)，而位于柵介質(zhì)層上的柵電極的材料選擇及其制備工藝尚不成熟。

目前現(xiàn)有的一種金屬柵電極的制備技術(shù)為：使用功函數(shù)可調(diào)的兩種金屬，分別作為CMOS工藝中NMOS晶體管以及PMOS晶體管的柵電極，這樣形成的CMOS器件因?yàn)榫邆涓鼉?yōu)異的器件性能，且易于與現(xiàn)有的CMOS工藝兼容而被業(yè)界所廣泛接受。

現(xiàn)有技術(shù)中金屬柵極的制作方法主要分為先柵極(Gate-first)和后柵極(Gate-last)兩種。其中，后柵極制作工藝比較復(fù)雜，且芯片的管芯密度同等條件下要比先柵極制作工藝低，具體可參考美國(guó)專利US6586288公開(kāi)的一種CMOS工藝中金屬柵電極的形成方法。而先柵極制作工藝的關(guān)鍵問(wèn)題在于控制PMOS晶體管的門限電壓。

通過(guò)使晶體管的金屬柵極處于各自的功函數(shù)范圍內(nèi)，最終可以使得晶體管達(dá)到其預(yù)期的門限電壓Vt。為了得到門限電壓Vt，PMOS晶體管中金屬柵極的功函數(shù)范圍可以位于4.8eV～5.1eV之間，NMOS晶體管中金屬柵極的功函數(shù)范圍可以位于4.0eV～4.3eV左右。

圖1所示為一種現(xiàn)有技術(shù)的CMOS晶體管的結(jié)構(gòu)示意圖，所述CMOS晶體管包括：NMOS晶體管和PMOS晶體管，其中：

所述NMOS晶體管包括：位于所述半導(dǎo)體襯底中NMOS晶體管區(qū)域11中的第一源區(qū)61和第一漏區(qū)71；位于所述NMOS晶體管區(qū)域11上的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)包括：位于所述NMOS晶體管區(qū)域11上的高K介質(zhì)的第一柵介質(zhì)層21，位于所述第一柵介質(zhì)層21上的第一功函數(shù)金屬層31，所述第一功函數(shù)金屬層31的材料為氧化鑭(LaO)，位于所述第一功函數(shù)金屬層31上的第一多晶硅層41；位于所述第一柵極結(jié)構(gòu)周圍的第一側(cè)墻51；

所述PMOS晶體管包括：位于所述半導(dǎo)體襯底中PMOS晶體管區(qū)域12中的第二源區(qū)62和第二漏區(qū)72；位于所述PMOS晶體管區(qū)域12上的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)包括：位于所述PMOS晶體管區(qū)域12上的高K介質(zhì)的第二柵介質(zhì)層22，位于所述第二柵介質(zhì)層22上的第二功函數(shù)金屬層32，所述第二功函數(shù)金屬層32的材料為氧化鋁(Al₂O₃)，位于所述第二功函數(shù)金屬層32上的第二多晶硅層42；位于所述第二柵極結(jié)構(gòu)周圍的第二側(cè)墻52；

所述NMOS晶體管區(qū)域11和所述PMOS晶體管區(qū)域12通過(guò)淺溝槽隔離結(jié)構(gòu)13進(jìn)行隔離。

上述晶體管結(jié)構(gòu)中，PMOS晶體管通過(guò)所述第二功函數(shù)金屬層32(即：氧化鋁)進(jìn)行功函數(shù)調(diào)節(jié)，NMOS晶體管通過(guò)所述第一功函數(shù)金屬層31(即：氧化鑭)進(jìn)行功函數(shù)調(diào)節(jié)，從而使得PMOS晶體管和NMOS晶體管分別達(dá)到各自的門限電壓。

當(dāng)采用先柵極工藝制作圖1所示的CMOS晶體管時(shí)，主要包括以下步驟：

提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括NMOS晶體管區(qū)域和PMOS晶體管區(qū)域，所述NMOS晶體管區(qū)域和所述PMOS晶體管區(qū)域通過(guò)一個(gè)淺溝槽隔離結(jié)構(gòu)進(jìn)行隔離；

在所述半導(dǎo)體襯底上形成高K介質(zhì)的柵介質(zhì)層；

在所述柵介質(zhì)層上沉積形成氧化鋁層，且去除所述NMOS晶體管區(qū)域?qū)?yīng)的氧化鋁層；

沉積形成覆蓋所述氧化鋁和所述柵介質(zhì)層的氧化鑭層，且去除所述氧化鋁層上對(duì)應(yīng)的氧化鑭層；

在剩余的所述氧化鋁層和剩余的所述氧化鑭層上形成多晶硅層；