[發明專利]一種標量浮點運算加速器

有效

• 申請號: 201110315230.3
• 申請日: 2011-10-18
• 公開（公告）號: CN102693118A
• 公開（公告）日: 2012-09-26
• 發明（設計）人: 鞠怡明;葛明艷
• 申請（專利權）人: 蘇州科雷芯電子科技有限公司
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 杭州杭誠專利事務所有限公司 33109
• 代理人: 尉偉敏

技術領域

本發明涉及一種運算器，尤其涉及一種使用硬件電路實現標量浮點數運算的運算器。

背景技術

所謂標量浮點數是指一個浮點數，而不是一組浮點數。標量浮點運算一般采用高級語言的函數庫做處理，處理起來運算時間長，速度慢，因此，在單片機或嵌入式系統中為加快運算速度往往使用硬件電路完成此類計算。為節省這類運算電路占用更多的系統資源和芯片空間，一般只采用一兩種線性函數的運算電路，然而在嵌入式系統中的高端應用領域，像工業控制、POS機、網絡設備、圖像處理等應用中，要求有較強的數據處理能力，導致較多的硬件運算電路需求，致使處理器芯片面積增加、占用處理器硬件資源增加。

公開日為2011年04月20日、公開號為CN102023839A的專利文獻公開了這樣的技術方案，一種運算器，包括兩個3通道選1通道選擇器、一加法器、一減法器、兩個乘法器、三個鎖存器、一二進制轉十進制器、一循環移位器；所述3通道選1通道選擇器用于實現并行輸入轉串行功能；所述加法器、減法器、乘法器用于實現運算功能X＝(X1*C+X2*(A-C))/A，所述鎖存器用于實現串行轉并行輸出；所述二進制轉十進制器和循環移位器用于實現控制輸入和輸出，有效地減小了大量芯片面積。該方案不足之處是運算函數單一，對于單變量多次函數及多變量函數計算無法實現。

發明內容

本發明主要是解決現有技術所存在的單片機或嵌入式系統硬件電路實現函數計算時所實現函數單一、過多占用系統資源等技術問題，提供一種標量浮點運算加速器，它采用分段可變參數曲線擬合方式使所有函數運算通過硬件電路實現，在硬件連接上該標量浮點運算加速器被視為一個存儲器。

本發明針對現有技術問題主要是通過下述技術方案得以解決的，一種標量浮點運算加速器，包括主控處理器，運算器，還包括接口控制電路，接口寄存器，指令部件，接口控制電路連接接口寄存器，指令部件連接接口寄存器，運算器連接接口寄存器，主控處理器連接接口控制電路，運算器對于單變量函數使用一元二次曲線擬合處理、對于雙變量函數采用二元二次曲面擬合處理，擬合處理時對函數進行分段擬合。

其中，接口控制電路處理指令、數據傳輸的時序控制及狀態指示，接口寄存器保存有多個操作數及指令、計算結果和狀態寄存器，指令部件根據不同的指令產生相應的控制邏輯，運算器執行函數計算。

該方案為主控處理器配置一個標量浮點運算加速器，以提高科學計算的能力。標量浮點運算加速器將C語言的數學庫硬件化，相當于有一個硬件數學庫連接在主控處理器上。

主控處理器將標量浮點運算加速器作為一個外部存儲器進行連接，在使用標量浮點運算加速器之前先看其忙閑標志是否為空閑，如果為空閑，則可以使用標量浮點運算加速器，否則要等待。

標量浮點運算加速器計算結束后主動向主控處理器發送一個完成中斷信號，主控處理器也可以查詢標量浮點運算加速器忙閑狀態標志，如果處于空閑狀態，就說明計算結束。

因為C語言數學庫的函數種類很多，而且每種函數的計算都非常復雜。如果針對每種函數設計一套硬件邏輯實現，那硬件設計會非常復雜，甚至到了無法實現的地步。所以本方案采用分段式擬合方式即利用分段曲線、曲面擬合的方法來實現各種函數。對于單變量函數，如求平方根、三角函數等，使用一元二次曲線擬合；對于雙變量函數，如除法，采用二元二次曲面擬合。通過分段擬合計算最后得到計算結果。

作為優選，擬合處理單變量函數為一元二次函數：

Y＝a0+a1*x+a2*x²＝a0+x*(a1+a2*x)

擬合處理雙變量函數為二元二次函數：

Yz＝a0+a1*x+a2*x²+a3*y+a4*y²+a5*x*y

??＝a0+x*(a1+a2*x)+a0+y*(a1+a2*y)+a5*x*y

其中a0，a1，a2，a3，a4，a5是參數，不同的分段采用不同的參數，使得函數擬合的精確度提高。

在擬合函數式中有一個通用的計算式，形式是(a1+a2*x)，是通用的乘、加模式。

作為優選，擬合函數中的參數由計算機事先計算出，通過加載參數指令從主控處理器傳送到參數表中。計算函數時先根據變量值在參數表中查找相應段內的各個參數，然后利用這些參數做擬合函數的計算，最后得到計算結果。

作為優選，接口控制電路與主控處理器之間采用存儲器總線連接。采用通用的存儲器總線進行指令、數據傳輸，占用主控處理器資源少、傳輸速率高、可靠性高、使用方便。