[發明專利]寬操作范圍數據串并轉換器及數據串并轉換方法

無效

• 申請號: 201110314094.6
• 申請日: 2011-10-17
• 公開（公告）號: CN103023513A
• 公開（公告）日: 2013-04-03
• 發明（設計）人: 李維杰
• 申請（專利權）人: 立锜科技股份有限公司
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李鶴松

技術領域

本發明是有關串列數據通訊(serial?data?communications)，特別是關于一種寬操作范圍數據串并轉換器(deserializer)及寬操作范圍數據串并轉換方法。

背景技術

數據串并轉換技術常用于串列數據通訊，例如低壓差分信號(LoW?Voltage?Differential?Signaling；LVDS)接口。舉例來說，參照圖1，在典型的平面顯示器(Flat?Panel?Display；FPD)LVDS接口數據鏈結中，有4個數據通道10、12、14、16和1個時脈通道18介于主機板20和顯示器模塊22之間，FPD鏈結發送器24串列7個并列數據到1個通道中，串列數據及時脈經通道10、12、14、16和18傳送到FPD鏈結接收器28，于該處轉回并列數據。數據和時脈之間的時序關系如圖2所示，在一個時脈周期中，FPD鏈結接收器28接收到4個通道10、12、14、16的串列數據RA1～RA7、RB1～RB7、RC1～RC7和RD1～RD7，將其各自串并轉換為4個通道的并列數據RA[7:1]、RB[7:1]、RC[7:1]和RD[7:1]輸出，因此每一串列數據的數據速率(data?rate)是時脈頻率的7倍。FPD鏈結接收器28中的數據串并轉換器如圖3所示，時序控制器30從輸入時脈ck_ref產生14個相位P1到P14的輸出時脈，取樣信號產生器32從其產生取樣信號clka<1>到clka<7>控制取樣電路34對輸入串列數據din取樣，因而將串列數據din重排為并列數據D0<1>到D0<7>同步于輸出時脈送出。為了正確地取樣數據，時序控制器30產生的相位P1到P14必須和輸入的串列數據流是相關的，然而串列數據din經過數據輸入路徑36會有延遲，此延遲的時間長短是固定的，導致數據串并轉換器的操作范圍受限于特定的頻段中，當輸入時脈ck_ref的頻率高于或低于該特定的頻段，取樣數據便會錯誤。圖4、圖5到圖6說明此現象。參照圖4，由于數據輸入路徑36造成的延遲，延遲后的串列數據dina落后輸入串列數據din約1.66ns，當數據串并轉換器操作于70MHz時，時脈周期約為14.3ns，串列數據din遭受的延遲未超過一個位，取樣信號clka<7>及clka<6>的上升緣各自對準其對應位的波形中心，因此能正確地取樣數據。但是當輸入時脈ck_ref的頻率提高到142.8MHz時，如圖5所示，時脈周期約為7ns，取樣信號clka<7>及clka<6>的上升緣已經不在其各自對應位的波形中，而是在后一個位中，因此取樣數據錯誤。反之，當輸入時脈ck_ref的頻率降低到10MHz時，如圖6所示，時脈周期約為100ns，取樣信號clka<7>及clka<6>的上升緣又各自超前其對應的位，因此也是取樣數據錯誤。

發明內容

本發明的目的之一，在于提出一種使延遲后的數據自動調整到適配取樣信號的位置的數據串并轉換器。

本發明的目的之一，在于提出一種具寬操作范圍的數據串并轉換器。

根據本發明，一種寬操作范圍的數據串并轉換器包括第一延遲元件動態延遲串列數據，取樣電路因應取樣信號對延遲后的串列數據取樣而產生并列數據，時序控制器控制該取樣信號的時序及該第一延遲元件延遲該串列數據的時間，使該延遲后的串列數據自動調整到適配該取樣信號的位置。

根據本發明，一種數據串并轉換方法包括動態調整串列數據的延遲，使延遲后的串列數據自動調整到適配取樣信號的位置，以及因應該取樣信號對該延遲后的串列數據取樣而產生并列數據。

由于串列數據的延遲是追蹤時序控制器產生的輸出時脈的相位，因此延遲后的串列數據會自動調整到適配取樣信號的位置，進而使數據串并轉換器可操作于更高及更低的頻率，擴展其操作范圍。

附圖說明

圖1是平面顯示器的LVDS接口數據鏈結構造；

圖2是圖1中的數據和時脈的時序圖；

圖3是習知的數據串并轉換器；

圖4是圖3的數據串并轉換器操作于70MHz的時序圖；

圖5是圖3的數據串并轉換器操作于142.8MHz的時序圖；

圖6是圖3的數據串并轉換器操作于10MHz的時序圖；

圖7是本發明的數據串并轉換器；

圖8是圖7的數據串并轉換器操作于70MHz的時序圖；

圖9是圖7的數據串并轉換器操作于166.66MHz的時序圖；