[發明專利]一種錐形多層脊波導的制作方法

有效

• 申請號: 201110313040.8
• 申請日: 2011-10-14
• 公開（公告）號: CN103048736B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 李冰;葉果;李小剛
• 申請（專利權）人: 上海圭光科技有限公司
• 主分類號: G02B6/136
• 分類號: G02B6/136
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種光波導的制作方法，尤其是一種錐形多層脊波導的制作方法。

背景技術

在傳統的多層脊波導中，追求各臺階高度沿波導縱向穩定不變，即不同刻蝕線寬的溝槽深度一致。而由于等離子體刻蝕工藝中的微負載效應，不同刻蝕線寬處的刻蝕深度出現很大的差異，這與傳統的多層脊波導器件中溝槽刻蝕深度相等的要求相悖。為實現傳統的多層脊波導，就必須克服這一微負載效應，從而增加工藝難度。等離子體刻蝕的微負載效應導致的刻蝕深度差異成為傳統的多層脊波導器件性能下降的原因。

本發明公開的一種錐形多層脊波導的制作方法，無需克服微負載效應，反而合理的利用等離子體刻蝕的微負載效應，制造出一種具有低傳輸損耗和高耦合效率的錐形多層脊波導。

發明內容

本發明的目的在于克服現有技術的不足，提供一種錐形多層脊波導的制作方法。

本發明通過下述技術方案予以實現：

步驟1：采用等離子體刻蝕工藝，在起始硅片表面上進行刻蝕。即根據第一掩膜圖形去除硅片表面的一部分物質，所述第一掩膜圖形線寬從脊波導耦合端到壓縮端逐漸變大，利用等離子體刻蝕中的微負載效應，形成深度沿脊波導耦合端至壓縮端逐漸變大的若干硅槽和位于硅槽之間的硅臺面；

步驟2：用填充物填充步驟1中所述硅槽，并對所述硅片表面進行平坦化；

步驟3：根據第二掩膜圖形去除硅片表面的另一部分物質，所述第二掩膜圖形線寬從脊波導耦合端到壓縮端逐漸變大，利用等離子體刻蝕中的微負載效應，再次得到深度沿脊波導耦合端至壓縮端逐漸變大的硅槽，所述硅槽緊靠步驟1中形成的硅槽；

步驟4：用填充物填充步驟3中所述硅槽，并對所述硅片表面進行平坦化；

步驟5：根據第三掩膜圖形深刻蝕去除硅片表面的第三部分物質，定義出脊波導的目標器件區域。所述第三掩膜圖形線寬從脊波導耦合端到壓縮端相等，得到刻蝕深度相等的硅槽，所述硅槽緊靠步驟3中形成的硅槽；

步驟6：去除殘留的填充物，然后對已成型的錐形多層硅脊波導覆蓋涂層。

上述制作方法中，所述脊波導各層臺階的刻蝕深度由刻蝕掩膜圖形線寬最大處的刻蝕深度定義。

上述制作方法中，硅槽填充后的上表面高度不低于硅臺面的上表面高度

上述制作方法中，所述脊波導制作成型后，還要在所述脊波導表面上覆蓋涂層。

本發明公開的制作工藝無需克服等離子刻蝕工藝中的微負載效應，反而加以利用，簡化了工序。本發明公開的技術方案中的刻蝕順序是先淺刻蝕后深刻蝕，可以回避進行深刻蝕后，對所形成硅槽的填充問題以及過厚填充物的表面平坦化問題，節約制造成本。同時，利用本發明公開的制作方法，通過對掩膜圖形線寬的漸變控制，利用等離子體刻蝕工藝中的微負載效應，形成刻蝕深度沿波導耦合端到壓縮端方向由淺到深漸變的硅槽，脊波導位于非底層和非頂層的臺階的高度從耦合端到壓縮端逐漸減小，這種特殊的結構形式可以有效的減小脊波導的傳輸損耗。由于脊波導耦合端刻蝕深度淺，端面面積大，可以最大限度的接受光纖傳輸能量，提高脊波導的耦合效率。

本發明公開的技術方案適用性較廣，一般的CMOS工廠都可以直接采用，表面平坦化步驟可以使硅片表面平面化并有利于隨后的光刻過程。

附圖說明

圖1是本發明公開的制作方法制作的一種錐形多層脊波導的立體圖。

圖2是本發明公開的制作方法制作的一種錐形多層脊波導的平面示意圖。

圖3是本發明中用于制作錐形多層脊波導的起始硅片示意圖。

圖4是本發明公開的制作方法步驟1中將第一掩模圖形轉移到掩模物質上后的硅片示意圖。

圖5是本發明公開的制作方法步驟1中利用等離子體刻蝕單晶硅層到目標深度后的硅片示意圖。

圖6是本發明公開的制作方法步驟2中用填充物填充步驟1中所述硅槽，然后對硅片表面進行平坦化后的硅片示意圖。

圖7是本發明公開的制作方法步驟3中將第二掩模圖形轉移到掩模物質上后的硅片示意圖。

圖8是本發明公開的制作方法步驟3中利用等離子體刻蝕單晶硅層到目標深度后的硅片示意圖。

圖9是本發明公開的制作方法步驟4中用填充物填充步驟3中所述硅槽，然后對硅片表面進行平坦化后的硅片示意圖。

圖10是本發明公開的制作方法步驟5中將第三掩模圖形轉移到掩模物質上后的硅片示意圖。

圖11是本發明公開的制作方法步驟5中利用等離子體刻蝕單晶硅層到目標深度后的硅片示意圖。