[發明專利]集成電路器件及其制造方法有效
| 申請號: | 201110310525.1 | 申請日: | 2011-10-13 |
| 公開(公告)號: | CN102751259A | 公開(公告)日: | 2012-10-24 |
| 發明(設計)人: | 葉德強;侯上勇 | 申請(專利權)人: | 臺灣積體電路制造股份有限公司 |
| 主分類號: | H01L23/522 | 分類號: | H01L23/522;H01L23/64;H01L21/02 |
| 代理公司: | 北京德恒律師事務所 11306 | 代理人: | 陸鑫;高雪琴 |
| 地址: | 中國臺*** | 國省代碼: | 中國臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 集成電路 器件 及其 制造 方法 | ||
技術領域
本發明涉及半導體領域,更具體地,涉及集成電路器件及其制造方法。
背景技術
集成電路經常被使用在各種應用和產品中來替代分離的電路從而降低成本并且最小化尺寸和復雜度。各種正被集成在應用和產品中的集成電路同時被結合以在射頻(RF)帶上進行操作。這些集成電路經常需要無源元件作為其功能部分。無源元件可以是芯片上電感器。芯片上電感器通常是在集成電路的最高層中被圖案化的線圈或螺線。電感器輸送在高工作頻率下變化的電流,該變化的電流產生了穿入下面的襯底中的磁場。該磁場包括襯底內部的渦電流,該渦電流朝向與電感器電流相反的方向流動。該磁場在襯底內部感應出渦電流,該渦電流朝向與電感器電流相反的方向流動。該渦電流產生與電感器磁場相反的其自身的磁場,由此降低了電感器的品質因數(Q)。Q是集成電路器件中的電感器性能的通用指標。Q作為頻率函數進行變化并且是電感器的功率損耗與能量損耗之間關系的量度。因此,需要具有較高Q值的器件來改進使用無源元件的集成電路的性能。
發明內容
為了解決現有技術中所存在的問題,根據本發明的一個方面,提供了一種集成電路器件,包括:半導體襯底;介電層,設置在所述半導體襯底上方;無源元件,設置在所述介電層上方;以及隔離矩陣結構,處在所述無源元件下方,其中,所述隔離矩陣結構包括多個溝槽區域,所述每個溝槽區域都形成為穿過所述介電層并且延伸進入到所述半導體襯底中,所述多個溝槽區域進一步包括絕緣材料和空穴區域。
在該集成電路中,所述空穴區域從所述半導體襯底延伸進入到所述介電層中;或者所述無源元件選自由電感器、電容器、電阻器及其組合構成的組;或者所述隔離矩陣結構被布置成圖案,其中,所述圖案是對稱的圖案;或者所述隔離矩陣結構縱向地延伸超出所述無源元件,由此限定出圍繞著所述無源元件的周長。
該集成電路進一步包括設置在所述介電層上方的層間介電層;以及設置在所述層間介電層和所述無源元件之間的層間金屬介電層。
根據本發明的另一方面,提供了一種方法,包括:提供半導體襯底;在所述半導體襯底上方形成介電層;在所述介電層上方形成硬掩模層,其中,所述硬掩模層具有開口;通過蝕刻在所述硬掩模層的所述開口內部的所述介電層和所述半導體襯底進行而形成多個溝槽;在所述多個溝槽內部形成絕緣材料,其中,所述絕緣材料包括空穴區域;在所述介電層上方形成層間介電層;以及在所述層間介電層上方形成無源元件。
在該方法中,所述介電層包括氧化硅(SiO),并且所述硬掩模層包括氮化硅(SiN);或者所述介電層具有使所述空穴區域從所述半導體襯底延伸進入到所述介電層中的厚度;或者所述多個溝槽具有在大約0.5至大約10微米范圍內的深度。
該方法進一步包括在所述多個溝槽內部形成絕緣材料之后去除所述硬掩模層;或者在所述層間介電層上方形成層間金屬介電層,其中,所述無源元件設置在所述層間金屬介電層上方。
在該方法中,所述多個溝槽被布置成圖案,所述圖案包括多個彼此移位的第一縱向部分以及多個彼此移位的第二縱向部分,所述第一部分和所述第二部分彼此橫向穿過,其中,所述圖案被配置用于減小所述半導體襯底的有效電容。
根據本發明的又一方面,提供了一種集成電路結構,包括:半導體襯底;介電層,設置在所述半導體襯底上方;層間介電層,設置在所述介電層上方;層間金屬介電層,設置在所述層間介電層上方;磁通量生成電結構,設置在層間金屬介電層上方;多個溝槽,被布置成圖案,形成為穿過所述介電層并且延伸進入所述半導體襯底中;絕緣材料,設置在所述多個溝槽內部;以及空穴區域,設置在所述絕緣材料內部,其中,所述多個溝槽被配置用于抑制在所述半導體襯底中通過磁通量生成電結構感應出的渦電流。
在集成電路中,所述電結構包括電感器,并且其中,所述圖案包括多個第一部分和多個第二部分,其中,所述第一部分朝向與所述第二部分的方向不同的方向延伸,其中,所述電感器包括選自由銅(Cu)和鋁(Al)構成的組。
在該集成電路器件中,所述介電層具有在大約0.3至大約0.6微米范圍內的厚度,并且其中,所述空穴區域從所述半導體襯底延伸進入到所述介電層中;或者所述多個溝槽被配置用于減小所述集成電路器件內部的有效電容。
附圖說明
當結合附圖進行閱讀時,根據下面詳細的描述可以更好地理解本發明。應該強調的是,根據工業中的標準實踐,各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上,為了清楚的討論,各種部件的數量和尺寸可以被任意增加或減少。
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