[發明專利]一種通用多模式譯碼裝置

有效

• 申請號: 201110306891.X
• 申請日: 2011-10-11
• 公開（公告）號: CN102355331A
• 公開（公告）日: 2012-02-15
• 發明（設計）人: 管武;梁利平;李婧
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 逯長明

技術領域

本申請涉及信道編解碼領域，特別是涉及一種通用多模式譯碼裝置。

背景技術

在數字通信系統中，為了提高數字信號傳輸的有效性，對數字信號進行信源編碼，把數字信號轉換成適合于在信道中傳輸的傳輸碼后進行傳輸，在接收端通過對傳輸碼進行抽樣判決來恢復原數字信號。

然而，傳輸碼在信道中傳輸時，由于受到信道加性噪聲的干擾，傳輸碼的碼形將發生畸變，導致接收端發生錯誤判決，產生誤碼，為了減少誤碼的產生，需要將傳輸碼進行糾錯編碼(即信道編碼)后進行傳輸，糾錯編碼以后的輸出為糾錯碼。

現在，各種不同的糾錯碼廣泛應用于各種通信系統中，如BCH碼、RS碼、卷積碼、Turbo碼和LDPC碼等。對于這些糾錯碼的譯碼運算，以卷積碼、Turbo碼和LDPC碼為代表的軟信息譯碼算法，以其優異的譯碼性能，得到人們的廣泛青睞。

目前，卷積碼的譯碼算法主要采用Viterbi譯碼(維特比譯碼)算法，Turbo碼的譯碼算法主要是MAX-Log-MAP算法，LDPC碼的譯碼算法主要采用和積算法。由于這些算法差異較大，因此通信系統中往往對卷積碼、Turbo碼和LDPC碼各自采用一個不同的譯碼器進行譯碼，由于需要采用多個譯碼器，使得通信系統的設計變得復雜且實現困難。

發明內容

為解決上述技術問題，本申請實施例提供一種通用多模式譯碼裝置，通過配置不同糾錯碼的譯碼參數，使得運算器處于各種不同的譯碼運算模式，實現了不同糾錯碼的譯碼運算。

技術方案如下：

一種通用多模式譯碼裝置，包括：

控制模塊和運算集成模塊；

所述控制模塊讀入需要譯碼的信道信息，依據外部的配置地址和配置數據配置所述信道信息譯碼過程中所需的譯碼參數并依據所述譯碼參數生成譯碼運算地址和譯碼運算控制信息，并將所述需要譯碼的信道信息及所述譯碼運算地址和譯碼運算控制信息發送至所述運算集成模塊；

所述運算集成模塊依據所述譯碼運算地址及所述譯碼運算控制信息對所述信道信息譯碼，并將譯碼結果反饋至所述控制模塊，由所述控制模塊將所述譯碼結果輸出。

上述的裝置，優選的，所述控制模塊包括：

輸入子模塊、配置子模塊、運算控制子模塊和輸出子模塊；

所述配置子模塊用于依據外部的配置地址和配置數據配置譯碼參數；

所述輸入子模塊用于讀入需要譯碼的信道信息，并依據所述譯碼參數為所述信道信息配置并行存儲格式，并將所述信道信息依據所述并行存儲格式存儲為多位寬信道信息并行發送至所述運算集成模塊；

所述運算控制子模塊用于依據所述配置子模塊配置的譯碼參數控制生成譯碼運算參數，并將所述譯碼運算參數轉換為譯碼運算地址及譯碼運算控制信息，并將所述譯碼運算地址及所述運算控制信息發送至所述運算集成模塊；

所述輸出子模塊用于接收所述譯碼結果，并依據所述譯碼結果的數據類型配置串行輸出格式，然后串行輸出所述譯碼結果。

上述的裝置，優選的，所述運算控制子模塊包括：

分層控制單元和直接地址生成單元；

所述分層控制單元用于依據所述配置子模塊配置的譯碼參數控制生成譯碼運算參數；

所述直接地址生成單元用于將所述譯碼運算參數轉換為譯碼運算地址及譯碼運算控制信息并發送至所述運算集成模塊。

上述的裝置，優選的，所述運算集成模塊包括：

運算輸入控制子模塊、并行運算子模塊和運算輸出控制子模塊；

所述運算輸入控制子模塊用于依據所述譯碼運算地址將所述多位寬信道信息拆分為信道信息與外信息，并發送至所述并行運算子模塊，同時將所述譯碼運算控制信息及所述譯碼運算地址發送至所述并行運算子模塊；

所述并行運算子模塊用于依據所述譯碼運算地址、譯碼運算控制信息對所述外信息及所述信道信息進行迭代譯碼運算，并在譯碼運算結束時將譯碼后的信道信息和外信息及譯碼運算地址發送至所述運算輸出控制子模塊，并發送迭代指示信號至運算控制子模塊啟動所述分層控制單元；

所述運算輸出控制子模塊用于將所述并行運算子模塊發送的信道信息和外信息合并為譯碼結果，并將所述譯碼結果依據所述譯碼運算地址發送至所述輸出子模塊。

上述的裝置，優選的，所述并行運算子模塊包括：

超高速并行卷積碼運算器和高速通用運算器；

所述超高速并行卷積碼運算器用于依據所述譯碼運算控制信息進行狀態轉移配置和狀態數配置，并依據所述狀態轉移配置和狀態數配置進行卷積碼的超高速維特比譯碼運算；