[發明專利]一種低導通電阻的功率MOS晶體管器件及其制備方法

有效

• 申請號: 201110305952.0
• 申請日: 2011-09-27
• 公開（公告）號: CN103021858A
• 公開（公告）日: 2013-04-03
• 發明（設計）人: 蘇毅;伍時謙;安荷·叭剌;魯軍
• 申請（專利權）人: 萬國半導體股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 上海申新律師事務所 31272
• 代理人: 竺路玲

技術領域

本發明一般涉及一種功率半導體器件及其制備方法，更確切的說，本發明旨在提供一種減薄硅襯底來降低功率MOS晶體管導通電阻的方法及該方法所制備的功率MOS晶體管器件。

背景技術

對于功率晶體管而言，大的導通電阻RDSON將導致比較大的功耗，而我們所期望是盡可能的降低導通電阻從而減少器件損耗。在一些導通電阻可以模擬計算的晶體管內，例如在0.8微米單元間隔的溝槽柵極MOS晶體管中，在10V電壓下一平方毫米里的總導通電阻為4.1毫歐，而硅襯底的導通電阻就占有2毫歐，襯底的導通電阻幾乎達到總通電阻的49％；如在4.5V電壓下一平方毫米里的總導通電阻為5.7毫歐，硅襯底的導通電阻大致為2毫歐，襯底的導通電阻幾乎達到總通電阻的35％。由此可見，消除硅襯底可以在功率器件中實現理想的低導通電阻。

硅襯底的刻蝕通常可以用標準工藝所采用的一些刻蝕方法。此外，電動化學刻蝕法同樣也可以對硅襯底進行刻蝕，主要原理是利用N型半導體基板和P型半導體基板的交界處所產生的PN結在反偏的條件下，對需要被刻蝕的半導體基板進行電化學腐蝕。例如附圖1所示意出將結合在一起的N型半導體基板和P型半導體基板浸入刻蝕液中，在刻蝕液中裸露出需要被刻蝕的P型半導體基板，然后在N型半導體基板上連通陽極，而將陰極放置在刻蝕液中，同時刻蝕液中還可以放置參考電極作為參照，此刻蝕過程中，濕法刻蝕到達PN結時刻蝕停止，而且其刻蝕狀況可以通過測量電流ICE來監測。

專利號為US6111280的美國專利公開了一種在硅襯底中形成開口的氣體傳感器，其目地是基于提高氣體傳感器的氣體檢測靈敏度；專利號為US4618397的美國專利公開了一種在硅襯底中形成開口的壓力傳感器，其主要是為了提高壓力傳感器的壓力感受度；此外，專利號為US6927102?B2的美國專利公開了一種在硅襯底中形成開口的MOSFET器件，主要是為了橫向降低功率MOSFET的寄生電容，此方法不會降低電阻。

發明內容

鑒于上述問題，本發明提出了一種制備低導通電阻的功率MOS晶體管器件的方法，在一襯底所支撐的外延層中形成有垂直MOS晶體管單元，外延層的底面構成垂直MOS晶體管單元的底部電極，且該襯底與外延層之間還設置有一層刻蝕阻擋層，該方法主要包括以下步驟：沉積一層底部鈍化層覆蓋在所述襯底的底面上；在底部鈍化層中形成一個或多個開口，利用底部鈍化層上的開口對襯底進行刻蝕，刻蝕停止在刻蝕阻擋層上，并通過該刻蝕過程形成襯底中的一個或多個凹槽；進一步對刻蝕阻擋層的暴露在凹槽中的區域進行刻蝕，刻蝕停止在外延層上，形成依次貫穿襯底和刻蝕阻擋層的一個或多個底部凹槽；于外延層的暴露在底部凹槽的頂部的區域內注入與外延層摻雜類型相同的摻雜物，形成外延層中位于底部凹槽的頂部的上方的重摻雜的底部電極接觸區；沉積一層金屬層覆蓋在所述襯底的底面上，該金屬層還同時覆蓋在所述底部凹槽的側壁和頂部上；其中，金屬層位于底部凹槽頂部的區域與所述底部電極接觸區保持接觸，并且所述金屬層用于構成功率MOS晶體管器件的第一金屬電極。

上述的方法，對襯底進行刻蝕是利用濕法刻蝕或深反應摻雜物刻蝕實現的。上述的方法，對襯底進行濕法刻蝕所用到的刻蝕液為四甲基氫氧化銨溶液(TMAH)或氫氧化鉀溶液(KOH)或乙二胺鄰苯二酚溶液(EDP)。上述的方法，所述刻蝕阻擋層為一層掩埋二氧化硅層。上述的方法，對刻蝕阻擋層進行濕法刻蝕所用到的刻蝕液為緩沖氫氟酸溶液。上述的方法，所述襯底為輕摻雜N型襯底，所述外延層為輕摻雜N型外延層，所述垂直MOS晶體管單元為N型溝道的溝槽式MOS晶體管。上述的方法，所述襯底為輕摻雜P型襯底，所述外延層為輕摻雜P型外延層，所述垂直MOS晶體管單元為P型溝道的溝槽式MOS晶體管。

上述的方法，還包括以下步驟：在一基座的頂面上制備凸出于基座的頂面的數個金屬凸塊，金屬凸塊的數量與所述底部凹槽的數量保持一致，并且金屬凸塊的形貌與所述底部凹槽的槽體結構相適配；以及利用導電粘合材料將功率MOS晶體管器件粘貼在基座的頂面，其中，任意一個金屬凸塊相對應的嵌入在一個底部凹槽中，并且導電粘合材料位于金屬層與基座之間，導電粘合材料還填充在底部凹槽的頂部與金屬凸塊之間及底部凹槽的側壁與金屬凸塊之間。