[發(fā)明專利]高速緩沖存儲(chǔ)器系統(tǒng)

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110304241.1
• 申請(qǐng)日: 2011-09-29
• 公開（公告）號(hào): CN102541756A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設(shè)計(jì)）人: 福田高利
• 申請(qǐng)（專利權(quán)）人: 富士通株式會(huì)社
• 主分類號(hào): G06F12/08
• 分類號(hào): G06F12/08
• 代理公司: 北京東方億思知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11258
• 代理人: 宋鶴

1.一種高速緩沖存儲(chǔ)器系統(tǒng)，包括：

高速緩沖存儲(chǔ)器，所述高速緩沖存儲(chǔ)器用于存儲(chǔ)包含標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)的數(shù)據(jù)；

錯(cuò)誤檢測(cè)單元，所述錯(cuò)誤檢測(cè)單元用于檢測(cè)所述標(biāo)簽分區(qū)和所述數(shù)據(jù)分區(qū)中的錯(cuò)誤；以及

控制單元，所述控制單元在直寫系統(tǒng)中操作所述高速緩沖存儲(chǔ)器，并且將如下兩個(gè)信號(hào)的邏輯乘積的結(jié)果的信號(hào)定義為將被傳送給CPU的高速緩存命中信息：所述標(biāo)簽分區(qū)中的高速緩存命中信息中的指示存在高速緩存命中的信號(hào)和指示在所述錯(cuò)誤檢測(cè)單元的錯(cuò)誤檢測(cè)處理中沒(méi)有檢測(cè)到錯(cuò)誤的信號(hào)，其中

當(dāng)與在存在高速緩存未命中的情況中一樣已經(jīng)發(fā)生錯(cuò)誤時(shí)，與所述高速緩沖存儲(chǔ)器中的已經(jīng)發(fā)生錯(cuò)誤的數(shù)據(jù)相對(duì)應(yīng)的地址的數(shù)據(jù)被從主存儲(chǔ)器讀取，并且所述高速緩沖存儲(chǔ)器中的導(dǎo)致該錯(cuò)誤的數(shù)據(jù)被用讀取的數(shù)據(jù)替換。

2.如權(quán)利要求1所述的系統(tǒng)，其中，

所述高速緩沖存儲(chǔ)器包括軟錯(cuò)誤比特，當(dāng)每條數(shù)據(jù)中發(fā)生錯(cuò)誤時(shí)，所述軟錯(cuò)誤比特被設(shè)置為“1”；并且

當(dāng)在所述錯(cuò)誤檢測(cè)單元中針對(duì)其中所述軟錯(cuò)誤比特被設(shè)置為“1”的數(shù)據(jù)檢測(cè)到錯(cuò)誤時(shí)，所述控制單元生成對(duì)于CPU的中斷信號(hào)。

3.如權(quán)利要求1所述的系統(tǒng)，還包括：

寄存器，所述寄存器在之前已經(jīng)發(fā)生錯(cuò)誤時(shí)被設(shè)置并且被周期性的重置，其中

當(dāng)所述寄存器被設(shè)置并且所述錯(cuò)誤檢測(cè)單元檢測(cè)到錯(cuò)誤時(shí)，所述控制單元生成對(duì)于CPU的中斷信號(hào)。

4.如權(quán)利要求1所述的系統(tǒng)，其中

所述錯(cuò)誤檢測(cè)單元包括奇偶校驗(yàn)電路。

5.如權(quán)利要求1所述的系統(tǒng)，其中

所述錯(cuò)誤檢測(cè)單元包括奇偶校驗(yàn)電路和ECC電路，并且在所述電路之間切換。

6.如權(quán)利要求1所述的系統(tǒng)，其中

所述錯(cuò)誤檢測(cè)單元包括用于1比特錯(cuò)誤校正和2比特錯(cuò)誤檢測(cè)的ECC電路，并且在能夠檢測(cè)的2比特錯(cuò)誤已經(jīng)被檢測(cè)到時(shí)判定已經(jīng)發(fā)生錯(cuò)誤。

7.如權(quán)利要求1所述的系統(tǒng)，其中

當(dāng)在寫操作期間所述高速緩沖存儲(chǔ)器中發(fā)生錯(cuò)誤時(shí)，所述標(biāo)簽分區(qū)的狀態(tài)被置于無(wú)效狀態(tài)。

8.如權(quán)利要求1所述的系統(tǒng)，其中

所述錯(cuò)誤檢測(cè)單元包括奇偶校驗(yàn)電路和ECC電路，并且同時(shí)操作這兩個(gè)電路。

9.如權(quán)利要求1所述的系統(tǒng)，其中：

所述高速緩沖存儲(chǔ)器采用2N通道集合關(guān)聯(lián)系統(tǒng)；并且

所述控制單元執(zhí)行對(duì)將相同數(shù)據(jù)寫入一對(duì)通道的控制并且在兩個(gè)通道中同時(shí)執(zhí)行數(shù)據(jù)讀取，并且如果在一個(gè)通道中發(fā)生錯(cuò)誤，則將另一個(gè)通道置于有效狀態(tài)以用于讀存取。

10.一種半導(dǎo)體裝置，包括根據(jù)權(quán)利要求1所述的系統(tǒng)。

11.一種控制高速緩沖存儲(chǔ)器系統(tǒng)的方法，所述高速緩沖存儲(chǔ)器系統(tǒng)具有高速緩沖存儲(chǔ)器，所述高速緩沖存儲(chǔ)器存儲(chǔ)包含標(biāo)簽分區(qū)和數(shù)據(jù)分區(qū)的數(shù)據(jù)，所述方法包括：

檢測(cè)所述標(biāo)簽分區(qū)和所述數(shù)據(jù)分區(qū)中的錯(cuò)誤；

在直寫系統(tǒng)中操作所述高速緩沖存儲(chǔ)器，并且將如下兩個(gè)信號(hào)的邏輯乘積的結(jié)果的信號(hào)定義為將被傳送給CPU的高速緩存命中信息：所述標(biāo)簽分區(qū)中的高速緩存命中信息中的指示存在高速緩存命中的信號(hào)和指示在錯(cuò)誤檢測(cè)處理中沒(méi)有檢測(cè)到錯(cuò)誤的信號(hào)；以及

當(dāng)與存在高速緩存未命中的情況中一樣已經(jīng)發(fā)生錯(cuò)誤時(shí)，從主存儲(chǔ)器讀取與所述高速緩沖存儲(chǔ)器中的已經(jīng)發(fā)生錯(cuò)誤的數(shù)據(jù)相對(duì)應(yīng)的地址的數(shù)據(jù)，并且用讀取的數(shù)據(jù)替換所述高速緩沖存儲(chǔ)器中的導(dǎo)致該錯(cuò)誤的數(shù)據(jù)。