[發(fā)明專利]矩陣處理器及其指令集和嵌入式系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201110303919.4
• 申請(qǐng)日: 2011-10-10
• 公開(kāi)（公告）號(hào): CN102360344A
• 公開(kāi)（公告）日: 2012-02-22
• 發(fā)明（設(shè)計(jì)）人: 張斌;梅魁志;鄭南寧;董培祥;張書(shū)鋒;李宇海;趙晨;殷浩
• 申請(qǐng)（專利權(quán)）人: 西安交通大學(xué)
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78;G06F17/16
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 田洲

1.一種矩陣處理器，其特征在于，包括外部數(shù)據(jù)接口、IRAM、 DRAM、矩陣處理器核心；

所述外部數(shù)據(jù)接口連接矩陣處理器的IRAM、DRAM與外部存儲(chǔ)器， 完成矩陣處理器指令的寫(xiě)入和與外部進(jìn)行數(shù)據(jù)交換；

所述IRAM和DRAM，相當(dāng)于矩陣處理器的緩存；IRAM接收外部模 塊寫(xiě)入的指令序列；DRAM接收外部模塊寫(xiě)入的矩陣或其他數(shù)據(jù)、接 收矩陣處理器核心寫(xiě)入的計(jì)算結(jié)果，供矩陣處理器使用或外部模塊讀 出，完成矩陣處理器與外部模塊的數(shù)據(jù)交換；

所述矩陣處理器核心，用于取指、譯碼、運(yùn)算、結(jié)果寫(xiě)回和控制。

2.根據(jù)權(quán)利要求1所述的一種矩陣處理器，其特征在于，所述 外部數(shù)據(jù)接口、IRAM、DRAM、矩陣處理器核心共同連接一個(gè)寄存器組， 所述寄存器組存放外部數(shù)據(jù)接口、IRAM、DRAM、矩陣處理器核心的系 統(tǒng)信息和交互信息。

3.根據(jù)權(quán)利要求2所述的一種矩陣處理器，其特征在于，所述 外部數(shù)據(jù)接口、IRAM、DRAM、矩陣處理器核心共同連接一個(gè)中斷產(chǎn)生 器，外部數(shù)據(jù)接口、IRAM、DRAM、矩陣處理器核心的中斷請(qǐng)求通過(guò)寄 存器組和中斷產(chǎn)生器輸出給外部CPU。

4.根據(jù)權(quán)利要求1所述的一種矩陣處理器，其特征在于，所述 矩陣處理器核心包括取指單元、第一譯碼單元、第二譯碼單元、讀寫(xiě) 數(shù)據(jù)單元、通用寄存器組、浮點(diǎn)運(yùn)算單元和控制單元；IRAM、取指單 元、第一譯碼單元、第二譯碼單元、浮點(diǎn)運(yùn)算單元依次連接；浮點(diǎn)運(yùn) 算單元、通用寄存器組、讀寫(xiě)數(shù)據(jù)單元、DRAM依次連接；第一譯碼 單元連接所述讀寫(xiě)數(shù)據(jù)單元。

5.根據(jù)權(quán)利要求4所述的一種矩陣處理器，其特征在于，該矩 陣處理器使用的指令集包括：L/S和移動(dòng)指令、跳轉(zhuǎn)指令、浮點(diǎn)運(yùn)算 指令、數(shù)學(xué)函數(shù)指令、單指令多數(shù)據(jù)指令、矩陣運(yùn)算指令；

所述L/S和移動(dòng)指令，完成矩陣處理器緩存和寄存器、寄存器間 的數(shù)據(jù)讀取和寫(xiě)入；

所述跳轉(zhuǎn)指令，完成指令執(zhí)行順序的改變；

所述浮點(diǎn)運(yùn)算指令，完成基本浮點(diǎn)數(shù)運(yùn)算，包括求絕對(duì)值、比較、 加、減、乘、除、開(kāi)方、乘加運(yùn)算；

所述數(shù)學(xué)函數(shù)指令，完成初等數(shù)學(xué)函數(shù)的運(yùn)算，包括三角函數(shù)、 反三角函數(shù)、對(duì)數(shù)函數(shù)、指數(shù)函數(shù)；

所述SIMD指令，完成不同浮點(diǎn)數(shù)的并行運(yùn)算，完成的運(yùn)算和浮 點(diǎn)運(yùn)算指令中包括的運(yùn)算相同；

所述矩陣運(yùn)算指令，完成矩陣的一些基本的和簡(jiǎn)單的運(yùn)算，包括 矩陣生成、矩陣轉(zhuǎn)置、矩陣的行列提取、按矩陣行列進(jìn)行求和、矩陣 與實(shí)數(shù)的加減乘除、矩陣的加減乘、矩陣的初等變換。

6.根據(jù)權(quán)利要求4或5所述的一種矩陣處理器，其特征在于， 取指單元接收控制單元發(fā)送的取指令使能信號(hào)，從IRAM中開(kāi)始循環(huán) 讀取指令，發(fā)送指令給第一譯碼單元，并完成跳轉(zhuǎn)指令；第一譯碼單 元接收來(lái)自取指單元發(fā)送的指令，根據(jù)指令的類別進(jìn)行譯碼，將矩陣 運(yùn)算和數(shù)學(xué)函數(shù)運(yùn)算指令轉(zhuǎn)換成SIMD或浮點(diǎn)操作指令寫(xiě)入第二譯碼 單元，將L/S和移動(dòng)指令送入讀寫(xiě)數(shù)據(jù)單元；讀寫(xiě)數(shù)據(jù)單元接收第一 譯碼單元發(fā)送的數(shù)據(jù)地址和使能信號(hào)，完成從DRAM中讀取數(shù)據(jù)寫(xiě)入 通用寄存器組，將通用寄存器組中的數(shù)據(jù)寫(xiě)入DRAM；通用寄存器組 的寄存器間的數(shù)據(jù)轉(zhuǎn)移；第二譯碼單元接收第一譯碼單元發(fā)送的SIMD 和浮點(diǎn)運(yùn)算指令，將指令解碼為浮點(diǎn)操作指令，送給浮點(diǎn)運(yùn)算單元； 浮點(diǎn)運(yùn)算單元包括四個(gè)并聯(lián)的第一浮點(diǎn)運(yùn)算模塊和一個(gè)第二浮點(diǎn)運(yùn) 算模塊，該四個(gè)并聯(lián)的第一浮點(diǎn)運(yùn)算模塊串聯(lián)到第二浮點(diǎn)運(yùn)算模塊； 每個(gè)第一浮點(diǎn)運(yùn)算模塊的目的和源寄存器地址由第二譯碼單元控制； 第一浮點(diǎn)運(yùn)算模塊完成擴(kuò)展單精度浮點(diǎn)運(yùn)算，第二浮點(diǎn)運(yùn)算模塊完成 擴(kuò)展單精度的4輸入加法；控制單元控制矩陣處理器的運(yùn)行，當(dāng)計(jì)算 完成或發(fā)生異常時(shí)發(fā)送中斷信號(hào)給外部CPU。

7.由權(quán)利要求6所述的一種矩陣處理器，其特征在于，所述矩 陣處理器還包括一個(gè)特殊寄存器，所述特殊寄存器在矩陣處理器執(zhí)行 有實(shí)數(shù)參與的運(yùn)算指令時(shí)，保存該實(shí)數(shù)。