[發明專利]接觸通孔刻蝕方法

有效

• 申請號: 201110299840.9
• 申請日: 2011-10-08
• 公開（公告）號: CN103035510A
• 公開（公告）日: 2013-04-10
• 發明（設計）人: 隋運奇;王新鵬
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311;H01L21/768
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體器件制造領域，尤其涉及一種接觸通孔刻蝕方法。

背景技術

隨著超大規模集成電路的器件特征尺寸不斷地縮小，集成度不斷提高，對集成電路制造工藝，諸如光刻、刻蝕、沉積、離子注入等工藝的要求更加嚴格，微小的工藝偏差都會導致器件電性能的變化，進而使整體電路偏離設計值。

在集成電路制造過程中，如在襯底上生成半導體器件結構后，需要使用多個金屬化層將各半導體器件連接在一起形成電路。金屬化層包括接觸通孔和互連，并利用該接觸通孔和互連作為互連器件的電氣通路。以MOS晶體管(金屬-氧化物-半導體)結構為例，在襯底上生成MOS結構后，常通過干法刻蝕形成接觸通孔。

在利用干法刻蝕在MOS結構上形成接觸通孔時，傳統工藝上首先在MOS結構上沉積層間介質隔離層(ILD)，覆蓋MOS的柵極區及有源區；然后，在ILD層上涂覆光刻膠，根據需要，對MOS的柵極區、有源區(源極/漏極)以及部分柵極與部分有源區上對應位置的光刻膠進行光刻，進而形成掩膜，利用該掩膜及干法接觸刻蝕工藝進行刻蝕，可分別形成柵極通孔、源漏接觸通孔及共享接觸通孔。

然而，在實際生產中，存在多種影響接觸通孔刻蝕的因素，以在MOS晶體管上形成柵極通孔、源漏接觸通孔及共享接觸通孔為例，由于MOS晶體管的柵極區與有源區的高度不同，在沉積ILD層后，各自區域上的ILD厚度出現偏差，一般來講，柵極區上覆蓋的ILD層要較有源區ILD層厚度要薄，這使得在進行同一干法接觸刻蝕工藝過程中，出現刻蝕結果與預計結果出現偏差，具體表現為在形成柵極接觸時，柵極出現過刻蝕現象，使得柵極層出現損耗，又或者過刻蝕會使得刻蝕劑將部分柵側壁層刻蝕掉，影響器件的性能；再者，由于待刻蝕MOS晶體管不同區域的形貌不同，會使得干法接觸刻蝕產生負載效應(loading?effect)，也使得刻蝕結果達不到預期的效果，如在進行共享接觸通孔刻蝕時，由于負載效應，柵極部分的也會過多的刻蝕掉，偏離器件制造的設計預期，嚴重影響器件性能。

自組裝(SA，self-assembly)可使基本結構單元，如分子、納米材料、微米或更大尺度的物質等自發形成有序結構。在自組裝的過程中，基本結構單元在基于非共價鍵的相互作用下自發的組織或聚集為一個穩定、具有一定規則幾何外觀的結構。利用自組裝技術，如利用嵌段共聚物材料的自組裝，可用于在襯底上形成納米級的微結構，即將能夠自組織成納米級圖案的嵌段共聚物(block?copolymer)或是自組裝嵌段共聚物混合物(polymer?blend)沉積在基板上，通過外部引導或自發形成的方式，經由退火過程使共聚物形成有序的結構。利用共聚物的自組裝特征，以兩嵌段共聚物為例，在經過一定化學處理后，兩嵌段共聚物的兩個嵌段組分同相聚集，從而形成兩相隔離的納米尺寸結構單元的有序圖案，在選擇性去除其中一個組分材料后，利用剩余的部分可形成不需要高度精確對準的光刻膠掩膜。