[發明專利]超低介電常數薄膜銅互連的制作方法

無效

• 申請號: 201110298516.5
• 申請日: 2011-09-28
• 公開（公告）號: CN102315163A
• 公開（公告）日: 2012-01-11
• 發明（設計）人: 陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體技術，特別涉及一種超低介電常數薄膜銅互連的制作方法。?

背景技術

隨著超大規模集成電路工藝技術的不斷進步，半導體器件的特征尺寸不斷縮小，芯片面積持續增大，互連引線的延遲時間已經可以與器件門延遲時間相比較。人們面臨著如何克服由于連接長度的急速增長而帶來的RC(R指電阻，C指電容)延遲顯著增加的問題。特別是由于金屬布線線間電容的影響日益嚴重，造成器件性能大幅度下降，已經成為半導體工業進一步發展的關鍵制約因素。為了減小互連造成的RC延遲，現已采用了多種措施。?

互連之間的寄生電容和互連電阻造成了信號的傳輸延遲。由于銅具有較低的電阻率，優越的抗電遷移特性和高的可靠性，能夠降低金屬的互連電阻，進而減小總的互連延遲效應，現已由常規的鋁互連改變為低電阻的銅互連。同時降低互連之間的電容同樣可以減小延遲，而寄生電容C正比于電路層絕緣介質的相對介電常數k，因此使用低k材料作為不同電路層的絕緣介質代替傳統的SiO₂介質已成為滿足高速芯片的發展的需要。?

互連層的RC延遲是集成電路速度最主要的制約因素，為了減小金屬互連層之間的寄生電容，現有技術有使用低介電常數(low-k)材料甚至超低介電常數(untra-low-k)材料，而為了降低介電常數，低介電常數材料和超低介電常數材料一般被做成多孔、疏松的結構。但是所述多孔、疏松的超低介電常數薄膜，在互連層的制作過程會面臨一系列的問題，相對于致密的低介電常數薄膜來說，所述多孔、疏松的超低介電常數薄膜具有比較低?的機械性能從而在化學機械研磨、封裝中濕氣和溶劑易滲透到超低介電常數薄膜中去。現有技術的超大規模集成電路采用多層互連層，一般采用在超低介電常數薄膜上沉積氧化物硬模，而所述氧化物硬模沉積需在與生成超低介電常數薄膜的不同設備內生成，使得生產周期延長、生產成本增加，同時在后續的化學機械研磨中，研磨控制在超低介電常數薄膜上，但是超低介電常數薄膜與下一步互連層的刻蝕停止層的黏著性很弱。?

發明內容

本發明的目的是提供一種超低介電常數薄膜銅互連的制作方法，以縮短生產周期、降低生產成本，增加銅互連結構中的黏著性。?

本發明的技術解決方案是一種超低介電常數薄膜銅互連的制作方法，包括以下步驟：?

在硅片上沉積刻蝕停止層，在刻蝕停止層上沉積超低介電常數薄膜，在超低介電常數薄膜上沉積富二氧化硅層；?

采用光刻、刻蝕工藝，形成貫穿富二氧化硅層和超低介電常數薄膜的通孔和/或溝槽；?

在通孔和/或溝槽內濺射沉積金屬勢壘層和銅的籽晶層，采用電鍍工藝進行銅填充淀積，化學機械研磨停止在富二氧化硅層上，形成銅的互連層。?

作為優選：所述方法采用光刻、刻蝕工藝，形成貫穿富二氧化硅層和超低介電常數薄膜的通孔和溝槽，且所述采用光刻、刻蝕工藝，形成貫穿富二氧化硅層和超低介電常數薄膜的通孔和溝槽的步驟包括以下步驟：?

在富二氧化硅層上沉積金屬硬模，在金屬硬模上沉積第一底部抗反射涂層，在第一底部抗反射涂層上涂覆光刻膠并通過光刻形成第一刻蝕窗口，刻蝕第一刻蝕窗口內的第一底部抗反射涂層和金屬硬模，刻蝕停留在富二氧化硅層上，去除光刻膠和第一底部抗反射涂層，在金屬硬模中形成第二刻蝕窗口，所述第二刻蝕窗口用于在后續步驟中作為刻蝕溝槽的窗口；?

在上述結構表面沉積第二底部抗反射涂層，在第二底部抗反射涂層上涂覆光刻膠并通過光刻形成第三刻蝕窗口，所述第三刻蝕窗口用于在后續?步驟中作為刻蝕通孔的窗口，所述第三刻蝕窗口與第二刻蝕窗口位置對應且第三刻蝕窗口大小小于或等于第二刻蝕窗口；?

刻蝕第三刻蝕窗口內的第二底部抗反射涂層、富二氧化硅層和部分超低介電常數薄膜，形成底部尚未開通的通孔，去除光刻膠和第二底部抗反射涂層，暴露出第二刻蝕窗口；?

刻蝕第二刻蝕窗口內的富二氧化硅層和部分超低介電常數薄膜形成溝槽，在該刻蝕過程中，同步刻蝕底部尚未開通的通孔下方的超低介電常數薄膜和刻蝕停止層，形成通孔。?

作為優選：所述方法采用光刻、刻蝕工藝，形成貫穿富二氧化硅層和超低介電常數薄膜的通孔或溝槽，且所述采用光刻、刻蝕工藝，形成貫穿富二氧化硅層和超低介電常數薄膜的通孔或溝槽的步驟包括以下步驟：?

在富二氧化硅層上沉積金屬硬模，在金屬硬模上沉積底部抗反射涂層，在底部抗反射涂層上涂覆光刻膠并通過光刻形成第一刻蝕窗口；?