[發(fā)明專利]一種數(shù)字可控環(huán)形壓控振蕩器電路

無效

• 申請?zhí)枺?/td>: 201110297570.8
• 申請日: 2011-09-30
• 公開（公告）號: CN102386914A
• 公開（公告）日: 2012-03-21
• 發(fā)明（設(shè)計(jì)）人: 高海軍;孫玲玲
• 申請（專利權(quán)）人: 杭州電子科技大學(xué)
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 杭州求是專利事務(wù)所有限公司 33200
• 代理人: 杜軍

技術(shù)領(lǐng)域

本發(fā)明屬于微電子學(xué)技術(shù)領(lǐng)域，涉及一種數(shù)字可控環(huán)形壓控振蕩器電路。?

背景技術(shù)

伴隨著集成電路工藝的快速發(fā)展，微處理器的工作速度越來越高，因此需要相應(yīng)的電路來產(chǎn)生高性能的時鐘信號。通常采用有源或無源晶振來產(chǎn)生穩(wěn)定的時鐘信號，但輸出信號的頻率較低。因此通常利用鎖相環(huán)路的倍頻作用來產(chǎn)生高頻時鐘信號。?

常用的產(chǎn)生時鐘的鎖相環(huán)有模擬鎖相環(huán)和數(shù)字鎖相環(huán)。數(shù)字鎖相環(huán)主要受工作速度的限制；同時它們在芯片功耗及引出管腳的數(shù)量方面也存在劣勢。因此通常采用基于環(huán)形振蕩器的模擬鎖相環(huán)結(jié)構(gòu)來產(chǎn)生高頻時鐘信號，以滿足與數(shù)字集成電路工藝兼容的要求。環(huán)形振蕩器是由若干級延遲單元構(gòu)成的環(huán)路，當(dāng)滿足Barkhausen條件時環(huán)路起振。環(huán)形振蕩器具有工藝兼容性好、調(diào)諧范圍寬及多相位輸出的優(yōu)點(diǎn)，但由于環(huán)路的品質(zhì)因數(shù)較低，相位噪聲較差。因此環(huán)形振蕩器的噪聲優(yōu)化成為實(shí)現(xiàn)高性能時鐘信號的關(guān)鍵。?

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種低相位噪聲、與數(shù)字集成電路工藝完全兼容的數(shù)字可控環(huán)形振蕩器電路。?

本發(fā)明包括三級以上的延遲單元，每級延遲單元包括四個NMOS管、四個PMOS管和一個開關(guān)電容陣列。?

開關(guān)電容陣列包括并聯(lián)的多個開關(guān)單元，每個開關(guān)單元包括前開關(guān)電容、后開關(guān)電容和開關(guān)，前開關(guān)電容的一端與開關(guān)的一端連接，后開關(guān)電容的一端與開關(guān)的另一端連接；每個開關(guān)單元中的前開關(guān)電容的另一端與第一NMOS管NM1的漏極、第三NMOS管NM3的源極、第一PMOS管PM1的漏極、第三PMOS管PM3的漏極連接，作為延遲單元的反相輸出端Vout-，第一NMOS管NM1的柵極作為延遲單元的第一同相輸入端Vin1+，第一PMOS管PM1的柵極作為延遲單元的第二反相輸入端Vin2-；每個開關(guān)單元中的后開關(guān)電容的另一端與第二NMOS管NM2的漏極、第四NMOS管NM4的源極、第二PMOS管PM2的漏極、第四PMOS管PM4的漏極連接，作為延遲單元的同相輸出端Vout+，第二NMOS管NM2的柵極作為延遲單元的第一反相輸入端Vin1-，第二PMOS管PM2的柵極作為延遲單元的第二同相輸入端Vin2+；第三NMOS管NM3的漏極與第四PMOS管PM4的柵極連接，第四NMOS管NM4的漏極與第三PMOS管PM3的柵極連接；第三NMOS管NM3的柵極和第四NMOS管NM4的柵極連接，作為外部電壓控制端Vctrl；第一、第二、第三和第四PMOS管的源極連接外部電源電壓，第一、第二NMOS管的源極接地。?

前開關(guān)電容和后開關(guān)電容均采用三維叉指電容，包括多層水平設(shè)置的平面叉指電容，所述的平面叉指電容為設(shè)置在硅襯底上的一對平面呈梳齒狀的金屬膜，每個金屬膜包括平行的梳齒條和連接條，連接條將多個梳齒條并接，兩片金屬膜呈叉指狀設(shè)置，相鄰兩層的平面叉指電容的兩片金屬膜位置互換，并通過設(shè)置在連接條處的金屬化通孔連通，在豎直方向上形成立面叉指電容。?

中間級延遲單元中的每級延遲單元的第一同相輸入端與前一級延遲單元的反相輸出端、下一級延遲單元的第二同相輸入端連接，第一反相輸入端與前一級延遲單元的同相輸出端、下一級延遲單元的第二反相輸入端連接，第二同相輸入端與前一級延遲單元的第一同相輸入端連接，第二反相輸入端與前一級延遲單元的第一反相輸入端連接，反相輸出端與后一級延遲單元的第一同相輸入端連接，同相輸出端與后一級延遲單元的第一反相輸入端連接；第一級延遲單元的第一同相輸入端與第二級延遲單元的第二同相輸入端、最末級延遲單元的同相輸出端連接，第一反相輸入端與第二級延遲單元的第二反相輸入端、最末級延遲單元的反相輸出端連接，第二同相輸入端與最末級延遲單元的第一反相輸入端連接，第二反相輸入端與最末級延遲單元的第一同相輸入端連接，反相輸出端與第二級延遲單元的第一同相輸入端連接，同相輸出端與第二級延遲單元的第一反相輸入端連接；最末級延遲單元的第一同相輸入端與前一級延遲單元的反相輸出端連接，第一反相輸入端與前一級延遲單元的同相輸出端連接，第二同相輸入端與前一級延遲單元的第一同相輸入端連接，第二反相輸入端與前一級延遲單元的第一反相輸入端連接；各級延遲單元的外部電壓控制端Vctrl均與外部控制電壓連接。?

本發(fā)明中第一NMOS管和第二NMOS管把第一輸入差分信號轉(zhuǎn)換成輸出差分電流，對輸出節(jié)點(diǎn)進(jìn)行充電；第一PMOS管和第二PMOS管把第二輸入差分信號轉(zhuǎn)換成輸出差分電流，對輸出節(jié)點(diǎn)進(jìn)行充電；第一輸入信號和第二輸入信號存在相位差，其大小由環(huán)形振蕩器的延遲單元級數(shù)決定。本發(fā)明采用雙輸入的延遲單元結(jié)構(gòu)，可以組成雙環(huán)路的環(huán)形振蕩器，提高震蕩頻率，降低相位噪聲。?