[發明專利]一種雙可編程減法分頻器

有效

• 申請號: 201110297521.4
• 申請日: 2011-09-30
• 公開（公告）號: CN102412836A
• 公開（公告）日: 2012-04-11
• 發明（設計）人: 高海軍;孫玲玲
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 杜軍

技術領域

本發明屬于微電子學技術領域，涉及一種雙可編程減法分頻器。

背景技術

頻率綜合器是無線接收機中實現頻率變換和信道選擇的組件，而多模分頻器是頻率綜合器中的關鍵模塊。隨著通信技術的不斷發展，多模多頻成為接收機發展的趨勢。要實現多模多頻接收機，鎖相環中的多模分頻器必須靈活可編程。另一方面，在一些特殊應用場合，如小數分頻鎖相環中，多模分頻器的分頻比受兩個信號控制，一個信號控制整數分頻，另一個信號為sigma-delta調制器的瞬態輸出控制小數分頻。因此實現靈活可編程的多模分頻器非常重要。

分頻器主要用于對所給的信號進行分頻，即輸入信號經過分頻值為M的分頻器后，輸出信號頻率是輸入信號頻率的M分之一。為了做到更好的靈活性和可重構性，分頻器經常需要設計成可編程的結構，即分頻值M在一定范圍內可以進行設置。比如由N個觸發器組成的N位分頻器的分頻值范圍為[0,2^N-1]，可編程分頻器的分頻值在此范圍內可以更改。但上述的可編程分頻器的分頻比只受一個控制信號控制，如需提高編程的靈活度，需要兩個或多個這種結構的多模分頻器，如常用的P計數器加S計數器的結構。這種結構需要多個觸發器來實現雙可編程的目的，電路的復雜度和功耗大大增加。

發明內容

本發明的目的是針對現有技術的不足，提出一種簡單結構的雙可編程減法分頻器，利用簡單的電路結構實現靈活的可編程能力。

本發明包括可預置減1計數器、邏輯比較器和兩個寄存器。

可預置減1計數器包括N（N≥3）級可預置T觸發器和M級與門，M=N-2；

所述的可預置T觸發器包括數據輸入端口T、時鐘輸入端口CLK、使能信號輸入端口SE、預置數輸入端口SD、同相輸出端口Q、反相輸出端口QN；使能信號輸入端口SE有效時，在時鐘信號作用下，預置數輸入端口SD的信號直接輸出到同相輸出端口Q；使能信號輸入端口SE無效時，在時鐘信號作用下，數據輸入端口T的信號直接輸出到同相輸出端口Q；

所有的可預置T觸發器的使能信號輸入端口SE連接作為可預置減1計數器的使能信號輸入端、時鐘輸入端口CLK接外部時鐘信號、預置數輸入端口SD按照順序分別接第一寄存器輸出的相應位，第n級可預置T觸發器的預置數輸入端口SD接第一寄存器輸出的第n位，第n級可預置T觸發器的同相輸出端口Q作為可預置減1計數器輸出的第n位，1≤n≤N；

第一級可預置T觸發器的數據輸入端口T接高電平，反相輸出端口QN與第二級可預置T觸發器的數據輸入端口T以及各級與門的一個輸入端口連接；

第二級可預置T觸發器的反相輸出端口QN與各級與門的另一個輸入端口連接；

如N≥4，則第m（3≤m≤N-1）級可預置T觸發器的數據輸入端口T與第k（k=m-2）級與門的輸出端口連接，反相輸出端口QN與第j（j=k-1）級至第M級的與門的又一個輸入端口連接；

所有中間級的可預置T觸發器的反相輸出端口QN分別與各級與門各輸入端口連接；

最末級可預置T觸發器的反相輸出端口QN懸空。

所述的邏輯比較器包括N級異或門和一個或非門，各級異或門的輸出端口與或非門的各個輸入端口連接，或非門的輸出端口作為邏輯比較器的輸出端，并與可預置減1計數器的使能信號輸入端連接，各級異或門的一個輸入端口按照順序分別接可預置減1計數器輸出的相應位，各級異或門的另一個輸入端口按照順序分別接第二寄存器輸出的相應位。

第一寄存器的輸入端連接第一外部預置數，第二寄存器的輸入端連接第二外部預置數，邏輯比較器的輸出端口作為雙可編程減法分頻器的輸出端。

N個可預置T觸發器和M個與非門組成的減1計數器，對輸入時鐘信號CLK從預置數A[N]開始進行同步減1計數，時鐘上升沿有效；預置數A[N]在預置使能信號SE有效時，初始化N位可預置減1計數器的輸出，Q[N]=A[N]；

N位邏輯比較器主要包括N個異或門，一個或非門，用于對N位可預置減1計數器的計數值D[N]和輸入預置分頻值B[N]進行邏輯比較并輸出相應結果；當D[N]和B[N]相等時，輸出邏輯高電平；當D[N]和B[N]不等時，輸出邏輯低電平；

該雙可編程減法分頻器的分頻比為A[N]減B[N]，分頻比受兩個輸入分頻預置數的控制，電路實現簡單，分頻比的可編程靈活度高。

附圖說明

圖1為本發明的結構示意圖；

圖2為圖1中可預置減1計數器的結構示意圖；

圖3為圖1中邏輯比較器的結構示意圖；