[發明專利]基于資源復用的微處理器運算系統的硬件除法單元

無效

• 申請號: 201110289005.7
• 申請日: 2011-09-26
• 公開（公告）號: CN102360277A
• 公開（公告）日: 2012-02-22
• 發明（設計）人: 孟建熠;梁靜;呂冬明;劉兵
• 申請（專利權）人: 杭州中天微系統有限公司
• 主分類號: G06F7/535
• 分類號: G06F7/535
• 代理公司: 杭州天正專利事務所有限公司 33201
• 代理人: 王兵;王利強

技術領域

本發明涉及一種微處理器的運算系統，尤其是一種基于資源復用 的微處理器的運算系統的硬件除法單元。

背景技術

在微處理器運算系統中，除法是實現最為復雜的一種運算，但因 此也是最有挖掘潛力的一種運算。由于除法運算實現較為復雜，且出 現概率較小，許多微處理器系統都不專門為其實現硬件除法，而是使 用軟件加以實現。但是軟件除法往往無法企及硬件除法的運算效率， 因此，硬件除法在一些除法運算密集度較高的特定應用中是必不可少 的。

以往對除法單元的研究主要集中在算法方面，將算法進行改進以 期得到更好的運算速度。z100121760專利文件中公開的高基除法器及 方法，提出能夠一次得到k個位的商的基2^k除法；z189106625專利文 件中公開的一種冗余碼高速陣列除法器，提出采用二級運算構成的冗 余碼與二進制混合使用的冗余碼加法單元組成除法陣列并采用二選一 的選擇器構成將冗余碼的商直接轉換成二進制形式的陣列轉換電路； z101110397專利文件中公開的一種超長度的陣列式組合邏輯除法器， 提出以陣列式組合邏輯單元構成的任意位寬的超長度除法器； z103144205專利文件中公開的一種快速除法器，提出了一種除數為3 ×2n，其中n為0、1、2、3、……任意正整數的快速除法器。以上的研 究皆注重于運算速度的提升，而忽略了除法單元的硬件消耗，無法滿 足微處理器，特別是高端嵌入式微處理器低成本、低功耗的需求。

發明內容

本發明的目的在于為了克服現有軟件實現除法運算的低效率，已 有硬件除法單元電路過于復雜，無法滿足微處理器，特別是高端嵌入 式微處理器低成本、低功耗的需求的不足，本發明提供一種減少硬件 資源、節省成本、降低功耗的基于資源復用的微處理器運算系統的硬 件除法單元。

為了解決上述技術問題采用的技術方案是：

一種基于資源復用的微處理器運算系統的硬件除法單元，包括：

狀態控制邏輯模塊，用于控制外部輸入、操作數和運算中間結果的 接收，并根據外部輸入、操作數、運算中間結果和除法單元當前所處 的狀態決定除法單元的下一狀態，產生相應的對除法單元其他邏輯的 控制信號；

操作數準備邏輯模塊，用于接受狀態控制邏輯模塊的控制，接收 被除數、除數和除法運算各個狀態的運算中間結果，為下一狀態的運 算準備操作數；

資源復用接口，用于接受狀態控制邏輯模塊的控制，根據除法單 元所處狀態，復用處理器運算系統中已有的硬件單元，實現該狀態所 需的操作；

加法器，用于接受狀態控制邏輯模塊的控制，根據除法單元所處 狀態完成取絕對值運算和減法運算；

寄存器，用于接受狀態控制邏輯模塊的控制，為除法各個狀態保 存運算中間結果和操作數。

作為優選的一種方案：所述的狀態控制邏輯模塊中，控制除法單 元所處的狀態，除法運算為多周期運算，需要多個狀態來完成其操作， 狀態控制邏輯模塊根據外部輸入、操作數和運算中間結果決定除法單 元狀態的轉變。

進一步，所述的操作數準備邏輯模塊中，接受狀態控制邏輯模塊 的控制，對除法單元當前狀態的運算中間結果進行處理，為其下一狀 態準備操作數。

更進一步，所述的資源復用接口接受狀態控制邏輯模塊的控制， 在除法單元的各狀態復用處理器運算系統中已有的硬件資源，完成各 狀態需要對操作數進行的運算，產生運算結果。復用的處理器運算系 統包括了算術邏輯單元和邏輯移位單元，其中算術邏輯單元可以完成 快速找1操作，邏輯移位單元可以完成移位操作。

所述快速找1操作是指根據操作數，找到距離最高位最近的為1 位的位置。

作為優選的另一種方案：所述的加法器接受狀態控制邏輯模塊的 控制，在除法單元的各狀態對操作數進行基本的算術運算，產生運算 結果。

作為優選的有一種方案：所述的寄存器接受狀態控制邏輯模塊的 控制，在除法單元的各狀態保存操作數準備邏輯模塊產生的操作數， 加法器和資源復用接口利用復用資源產生的中間結果。

本發明通過資源復用接口，利用處理器運算系統中已有的硬件資 源，完成除法單元不同狀態下需要進行的操作，減少了除法單元的硬 件資源。