[發明專利]發送間隔調整方法、裝置和網絡設備

有效

• 申請號: 201110287863.8
• 申請日: 2011-09-26
• 公開（公告）號: CN102347902A
• 公開（公告）日: 2012-02-08
• 發明（設計）人: 陳鵬
• 申請（專利權）人: 北京星網銳捷網絡技術有限公司
• 主分類號: H04L12/56
• 分類號: H04L12/56
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 馬爽

技術領域

本發明實施例涉及數據傳輸技術領域，尤其涉及一種發送間隔調整方法、裝置和網絡設備。

背景技術

快速外設部件互連(Peripheral?Component?Interconnect?Express；以下簡稱：PCIE)總線，沿用了現有的外設部件互連(Peripheral?Component?Interconnect?Express；以下簡稱：PCI)編程概念及通訊標準，但傳輸速度更快，PCIE的一個串行高速收發器的單向物理帶寬即可達到2.5吉比特每秒(Gigabit?per?second；以下簡稱：Gbps)。而PCIE鏈路分為發送(TX)與接收(RX)兩個方向，因此僅一個串行高速收發器的雙向合計物理帶寬就可以達到5Gbps。

在用戶接口層面，使用事務層規定的處理層數據包(Transaction?Layer?Packet；以下簡稱：TLP)幀來傳輸數據。用戶的不同傳輸請求需要根據協議規定類型填寫TLP幀頭中的相應字段。TLP幀可以分為轉發事務(Post)幀與非轉發事務(Non-Post)幀兩大類，其中寫數據請求屬于Post幀，而讀數據請求則屬于Non-Post幀。

直接內存訪問(Direct?Memory?Access；以下簡稱：DMA)是一種不經過中央處理單元(Central?Processing?Unit；以下簡稱：CPU)而直接從內存存取數據的數據交換模式。在DMA傳輸模式下，CPU只須向現場可編程門陣列(Field?Programmable?Gate?Array；以下簡稱：FPGA)端的DMA控制器下達指令，讓DMA控制器來處理數據的傳送，數據傳送完畢再把信息反饋給CPU，這樣就很大程度上減輕了CPU的資源占有率，可以大大節省系統資源，提高數據傳輸速率。

FPGA端的DMA控制器通過緩存描述符(Buffer?Descriptor；以下簡稱：BD)與CPU進行數據傳輸，CPU在自身的內存中設置相應的收發BD后，啟動FPGA的DMA控制器，FPGA根據CPU設定的BD在CPU內存中的位置讀取BD，如果是下行BD，則根據下行BD中的數據存儲地址和存儲長度從CPU內存中搬運數據，如果是上行BD，則將FPGA從下游芯片接口中收到的數據填寫到上行BD所設定的CPU內存中，并將寫入的數據總長度更新到上行BD中。當FPGA收發完成一個完整數據包后，將相應的上下行BD回寫到CPU的內存中，以通知CPU一個數據包已經收發完成。

其中下行鏈路定義為CPU向FPGA發送數據，上行鏈路定義為FPGA向CPU發送數據。

一個系統的上下行速率即數據包的收發速率與多種因素相關，例如CPU對數據的處理能力，FPGA內部DMA的處理能力，FPGA和CPU間的接口種類，以及所選用的橋接芯片性能等。當CPU和FPGA內部DMA的處理能力都足夠強大時，接口的性能就成了系統性能的瓶頸。

DMA傳輸數據包時，每一個數據包均配置一個8字節長度的BD，而且每個BD的讀取和回寫也需要占用PCIE接口的帶寬，FPGA的DMA發起的讀BD請求與讀數據請求均需要通過PCIE接口的TX鏈路，而系統的下行帶寬完全取決于通過PCIE?TX鏈路發起的讀數據請求數量，PCIETX鏈路上發出的讀請求的數據量越多，則下行帶寬越大。

并且PCIE協議規定Post幀的可以穿越Non-post幀，也就是說即使當讀數據請求優先于寫數據請求提交給PCIE內核(PCIE?core)之后，PCIE接口上后到的寫數據請求也是優先于先前的讀數據請求發送到CPU端。

因此系統的瓶頸在于如何有效利用PCIE接口的TX鏈路帶寬，如何在TX鏈路上合理分配上行寫數據傳輸帶寬和下行讀數據的帶寬。

現有的保證系統上下行速率相對均衡的方案一般有2種，即提高PCIE接口物理帶寬的方案與控制上行鏈路速率的方案。

1、提高PCIE接口物理帶寬的方案。

本方案通過提高CPU與FPGA之間PCIE接口的物理帶寬，例如選擇滿足PCIE2.0標準的CPU或者使PCIE鏈路由×4改為×8，使得物理帶寬提升一倍，從而使得系統瓶頸不再存在于PCIE接口上，同時保證上下行鏈路均達到最大性能。

但是該方案存在以下缺點：系統成本顯著上升，增加硬件設計復雜度，需要使用更高性能的CPU與更大容量更多高速接口的FPGA來滿足高速PCIE接口的物理指標。并且不能最大限度的利用高速PCIE接口的全部帶寬。

2、控制上行鏈路速率的方案。