[發(fā)明專利]一種可減小功耗和芯片面積的數(shù)字脈寬調(diào)制器電路

無效

• 申請?zhí)枺?/td>: 201110281460.2
• 申請日: 2011-09-21
• 公開（公告）號: CN102386916A
• 公開（公告）日: 2012-03-21
• 發(fā)明（設(shè)計）人: 王偉威;劉曉露;沈仲漢;閆娜;談熙;閔昊
• 申請（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號: H03L7/18
• 分類號: H03L7/18;H03L7/099
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路設(shè)計技術(shù)領(lǐng)域，具體涉及一種數(shù)字脈寬調(diào)制器電路。?

背景技術(shù)

在以往的集成電路設(shè)計中，模擬控制方法一直主導(dǎo)著該領(lǐng)域。但隨著近些年半導(dǎo)體工藝的迅速發(fā)展，數(shù)字控制技術(shù)已經(jīng)日漸成熟，并廣泛應(yīng)用在自動控制，電源管理等領(lǐng)域。相比傳統(tǒng)的模擬控制技術(shù)，數(shù)字控制技術(shù)具有模擬技術(shù)無法比擬的優(yōu)點：開發(fā)周期短，高集成度，可編程性，低敏感度等。?

其中，數(shù)字脈寬調(diào)制技術(shù)就是數(shù)字控制技術(shù)的重要組成部分。以往的數(shù)字脈寬調(diào)制技術(shù)主要分為兩大類：一種是利用計數(shù)原理來獲得所需脈寬調(diào)制信號，另外一種利用延遲單元組成的延遲線來獲得所需要脈寬調(diào)制信號。對于第一種方法，在實現(xiàn)高精度脈寬調(diào)制時需要非常高的時鐘頻率，這在集成電路設(shè)計中是難以實現(xiàn)的。對于第二種方法，同樣在實現(xiàn)高精度脈寬調(diào)制時需要非常多的延遲單元，需要非常大的功耗和芯片面積。?

針對第二種方法，本發(fā)明利用延遲單元的上升延遲和下降延遲來分段實現(xiàn)脈寬調(diào)制的高位精度和低位精度，并通過數(shù)字鎖相環(huán)來校正上升延遲和下降延遲之間的相位差，使所有的下降沿的延時等于一個上升沿的延時，這樣較大程度上減小了所需要的延遲單元的數(shù)目，減小功耗和芯片面積。?

發(fā)明內(nèi)容

本發(fā)明的目的在于針對傳統(tǒng)延遲單元實現(xiàn)的數(shù)字脈寬調(diào)制器的功耗和面積較大的問題，提供了一種新型的數(shù)字脈寬調(diào)制器電路，以減小所需要的延遲單元數(shù)目，從而減少功耗和芯片面積。?

本發(fā)明提出的數(shù)字脈寬調(diào)制器電路，包括環(huán)路振蕩器、數(shù)字鎖相環(huán)控制器和脈沖輸出電路，其中：?

所述環(huán)路振蕩器電路中具有2^n/2個數(shù)字控制延遲單元和一個反相器，其中n代表輸入數(shù)字控制位的位數(shù)。而傳統(tǒng)的數(shù)字脈寬調(diào)制器則需要2ⁿ個延遲單元。這樣節(jié)省了（2ⁿ-2^n/2）個延遲單元。其中每個數(shù)字控制延遲單元依次首尾相接，最后一個數(shù)字控制延遲單元經(jīng)由一個反相器接回到第一個數(shù)字控制延遲單元的輸入端，形成一個環(huán)路振蕩器。

所述的數(shù)字鎖相環(huán)控制器電路由一個D觸發(fā)器、一個（即第2^n/2+1個）數(shù)字控制延遲單元、邏輯判決器、加法器和寄存器組成。其中D觸發(fā)器檢測兩個輸入信號上升沿的快慢，邏輯判決器根據(jù)D觸發(fā)器的輸出給出高或低電平的結(jié)果，然后該結(jié)果與寄存器中的數(shù)字相加，并得到數(shù)字鎖相環(huán)控制器的輸出數(shù)字控制位。?

所述的脈沖輸出電路包括兩個2^n/2選1的多路選擇器和一個RS觸發(fā)器。其中，兩個多路選擇器的輸入都連接到環(huán)路振蕩器的各個輸出節(jié)點。另兩個多路選擇器的輸出分別連接到RS觸發(fā)器的輸入端，該RS觸發(fā)器的S端檢測信號的上升沿，R端檢測信號的下降沿，其中一個多路選擇器輸出信號的上升沿作為脈沖信號上升沿的觸發(fā)信號，另一個多路選擇器輸出信號的下降沿作為脈沖信號下降沿的觸發(fā)信號。?

本發(fā)明提出的數(shù)字脈寬調(diào)制器利用延遲單元的上升延遲和下降延遲來分段實現(xiàn)脈寬調(diào)制的高位精度和低位精度，并通過數(shù)字鎖相環(huán)來校正上升延遲和下降延遲之間的相位差，使所有的下降沿的延時等于一個上升沿的延時，這樣較大程度上減小了所需要的延遲單元的數(shù)目，達(dá)到減小功耗和芯片面積的目的。?

附圖說明

圖1為本發(fā)明的數(shù)字脈寬調(diào)制器的整體結(jié)構(gòu)框圖。?

圖2?為延遲單元和脈寬調(diào)制信號的輸出波形。?

圖3為上升延遲和下降延遲的校正時序圖。?

具體實施方式

下面結(jié)合附圖1-3和具體實施方式對本發(fā)明做進(jìn)一步說明。?