[發(fā)明專利]嵌入DRAM存儲矩陣的8值存儲單元及其相關(guān)轉(zhuǎn)換電路

有效

• 申請?zhí)枺?/td>: 201110280921.4
• 申請日: 2011-10-24
• 公開（公告）號: CN102426855A
• 公開（公告）日: 2012-04-25
• 發(fā)明（設(shè)計）人: 方振賢;劉瑩;方倩
• 申請（專利權(quán)）人: 黑龍江大學
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種嵌入DRAM存儲矩陣的8值存儲單元電路，其特征在于：所述的嵌入DRAM存儲矩陣的8值存儲單元電路由3個NMOS管Q_m1、Q_m2、Q_m4，2個PMOS管Q_m3、Q_m5和存儲電容C_j及電源組成；在8值存儲單元電路中管Q_m1和電流源I_j構(gòu)成源極跟隨器F_S：管Q_m1的漏極接直流電源V_DC，V_DC＝1.8V，管Q_m1的源極接電流源I_j的一端，該連接處為F_S的輸出D_Mij，I_j的另一端接負直流電源V_SS，V_SS＝-3.5V，I_j電流由管Q_m1的源極流向V_SS；管Q_m1的柵極接存儲電容C_j的一端，該連接處為F_S的輸入D_MCij，電容C_j的另一端接V_SS；在8值存儲單元電路中管Q_m2和Q_m3、及Q_m4和Q_m5各自構(gòu)成CMOS傳輸門：管Q_m2和Q_m3的漏極相接，源極也相接、管Q_m4和Q_m5的漏極相接，源極也相接、管Q_m2和Q_m4的柵極接行選擇線X_0i，管Q_m3和Q_m5的柵極接X_0i的非2個CMOS傳輸門中管Q_m2和Q_m3構(gòu)成傳入傳輸門TG₁，管Q_m4和Q_m5構(gòu)成傳出傳輸門TG₂：TG₁的輸入接讀位線Y_WRj，TG₁的輸出接F_S的輸入D_MCij，TG₂的輸入接F_S的輸出D_Mij，TG₂的輸出接讀位線Y_RDj；當行選擇線X_0i為高電平時，傳輸門TG₁和TG₂導通，寫位線8值信號Y_WRj經(jīng)導通的傳輸門TG₁傳輸?shù)紽_S的輸入D_MCij；也即傳輸?shù)焦躋_m1的柵極，將8值信號D_MCij存入存儲電容C_j，完成8值存儲單元電路的信息接收功能；接著當行選擇線X_0i為低電平時，傳輸門TG₁和TG₂截止，電容C_j與外界為直流開路，存儲電容C_j存儲的8值信號D_MCij保持不變，完成8值存儲單元電路的信息存儲功能；電容C_j存儲的8值信號D_MCij經(jīng)F_S形成對應(yīng)的8值源極輸出信號D_Mij，當下時刻再次出現(xiàn)X_0i為高電平時，傳輸門TG₂導通，與C_j存儲信號D_MCij對應(yīng)的8值信號D_Mij經(jīng)導通的TG₂向外輸出，完成8值存儲單元電路的信息發(fā)送功能；8值存儲單元電路通過讀寫控制電路除完成8值存儲信息的讀和寫之外，還完成8值存儲信息的刷新。