[發(fā)明專利]基于FPGA的多通道HDLC數(shù)據(jù)處理方法

有效

• 申請?zhí)枺?/td>: 201110280741.6
• 申請日: 2011-09-21
• 公開（公告）號: CN102394719A
• 公開（公告）日: 2012-03-28
• 發(fā)明（設(shè)計(jì)）人: 歐陽添倍;徐佐;盧凱杰;陳創(chuàng)業(yè);蘇應(yīng)兵;余曉波;丁子春;陳博;陳文增
• 申請（專利權(quán)）人: 浙江銘道通信技術(shù)有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00;H04L12/40
• 代理公司: 杭州杭誠專利事務(wù)所有限公司 33109
• 代理人: 尉偉敏

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技術(shù)領(lǐng)域：

本發(fā)明涉及一種HDLC數(shù)據(jù)處理器，特指一種應(yīng)用于E1?TDM通信信號的基于FPGA的多通道HDLC數(shù)據(jù)處理方法。

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背景技術(shù)：

E1?TDM是指一種通過不同信道或時(shí)隙中的交叉位脈沖的時(shí)分復(fù)用，同時(shí)在同一個(gè)通信媒體上傳輸多個(gè)數(shù)字化數(shù)據(jù)、語音和視頻信號等的技術(shù)。支持2.048?Mbps通信鏈路，將它劃分為32個(gè)時(shí)隙（每32時(shí)隙為E1幀），每間隔為64?kbps?。

高級鏈路控制（High-Level?Data?Link?Control或簡稱HDLC），是一個(gè)在同步網(wǎng)上傳輸數(shù)據(jù)、面向比特的數(shù)據(jù)鏈路層協(xié)議。格式如圖1所示。

CRC即循環(huán)冗余校驗(yàn)碼（Cyclic?Redundancy?Check）：是數(shù)據(jù)通信領(lǐng)域中最常用的一種差錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長度可以任意選定。

FPGA（Field－Programmable?Gate?Array），即現(xiàn)場可編程門陣列。

每個(gè)HDLC幀前、后均有一標(biāo)志碼01111110,用作幀的起始、終止指示及幀的同步。標(biāo)志碼不允許在幀的內(nèi)部出現(xiàn)，以免引起歧義。為保證標(biāo)志碼的唯一性但又兼顧幀內(nèi)數(shù)據(jù)的透明性，可以采用“0比特插入法”來解決。該法在發(fā)送端監(jiān)視除標(biāo)志碼以外的所有字段，當(dāng)發(fā)現(xiàn)有連續(xù)5個(gè)‘1’出現(xiàn)時(shí)，便在其后添插一個(gè)‘0’，然后繼續(xù)發(fā)后繼的比特流。在接收端，同樣監(jiān)視除起始標(biāo)志碼以外的所有字段。當(dāng)連續(xù)發(fā)現(xiàn)5個(gè)‘1’出現(xiàn)后，若其后一個(gè)比特‘0’則自動(dòng)刪除它，以恢復(fù)原來的比特流；若發(fā)現(xiàn)連續(xù)6個(gè)‘1’，則可能是插入的‘0’發(fā)生差錯(cuò)變成的‘1’，也可能是收到了幀的終止標(biāo)志碼。后兩種情況，可以進(jìn)一步通過幀中的幀檢驗(yàn)序列來加以區(qū)分。

由于目前現(xiàn)有的HDLC接收和發(fā)送進(jìn)行數(shù)據(jù)處理時(shí)采用的是逐位進(jìn)行處理方式或者每8比特進(jìn)行處理，前者處理方法由于逐位處理，處理中斷時(shí)間受采樣率的限制。后者的處理方法是：每8比特進(jìn)行處理，統(tǒng)計(jì)當(dāng)前八比特中的連‘1’數(shù)，還需要搜索前一個(gè)八比特的連‘1’數(shù)來判定連‘1’的數(shù)量，待數(shù)據(jù)成包后再進(jìn)行CRC的校驗(yàn)。前者的這種方式效率較低，特別是對于E1?TDM信號，由于每個(gè)時(shí)隙的數(shù)據(jù)時(shí)獨(dú)立的，按照比特流的處理很不方便，不適合高速HDLC處理；后者對前者的采樣中斷上有所改進(jìn)，降低了中斷的頻率，但是在統(tǒng)計(jì)連比特‘1’數(shù)量時(shí)，還需要獲取和本次8bit相關(guān)的連‘1’的數(shù)量，同時(shí)在處理CRC時(shí)，使用成包后的數(shù)據(jù)來處理計(jì)算，增加了FPGA的運(yùn)算量且實(shí)時(shí)性較差，沒有很好的發(fā)揮出FPGA的高速實(shí)時(shí)的優(yōu)勢。同時(shí)以上幾種處理方式都沒有解決不同速率不同通路的HDLC處理。

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發(fā)明內(nèi)容：

????本發(fā)明解決的技術(shù)問題是提供了一種用FPGA實(shí)現(xiàn)的一種應(yīng)用于E1?TDM的HDLC的接收發(fā)送的方法，并解決了多個(gè)通道和不同速率的數(shù)據(jù)流的處理，且提高了HDLC的處理能力和穩(wěn)定性。

為解決上述技術(shù)問題，本發(fā)明通過以下步驟來實(shí)現(xiàn)：一種基于FPGA的多通道HDLC數(shù)據(jù)處理方法，其特征在于，在FPGA上實(shí)現(xiàn)多路復(fù)用信號E1?TDM數(shù)據(jù)碼流的輸入輸出及HDLC數(shù)據(jù)的處理；

（1）根據(jù)E1?TDM提供的幀同步信號、采樣時(shí)鐘或根據(jù)數(shù)據(jù)提取的幀同步信號，F(xiàn)PGA將串行的數(shù)據(jù)流轉(zhuǎn)化為多通道并行數(shù)據(jù)存儲到FPGA上指定的的雙接收緩存區(qū)中；

設(shè)置碼流的每個(gè)時(shí)隙對應(yīng)的用于HDLC數(shù)據(jù)收發(fā)處理的HDLC模塊的序號，不同時(shí)隙可設(shè)置相同的HDLC模塊；每個(gè)時(shí)隙分配一個(gè)FPGA上HDLC模塊序號寄存器，用于HDLC模塊序號的選擇；

按照序號低的八位組在前的順序，根據(jù)對應(yīng)的FPGA上的接收寄存器中指定的HDLC模塊的序號，調(diào)用HDLC模塊入口，進(jìn)行數(shù)據(jù)的處理；

HDLC模塊接收到對應(yīng)時(shí)隙的八位組數(shù)據(jù)（參見圖2），逐位比較，進(jìn)行連‘1’計(jì)數(shù)處理；

當(dāng)比特為‘0’時(shí)，若出現(xiàn)了5個(gè)連‘1’，則將該比特剔除；或者出現(xiàn)6個(gè)連‘1’，說明檢測到了標(biāo)記FLAG,則判定CRC校驗(yàn)電路的校驗(yàn)結(jié)果及數(shù)據(jù)的完整性；

若接收到的正常比特，將該有效比特放入到對應(yīng)的CRC校驗(yàn)電路中，每次處理一個(gè)比特；

每次處理一個(gè)比特的方式可將數(shù)據(jù)處理的時(shí)間均分到每個(gè)時(shí)刻，最后將數(shù)據(jù)另存到指定的FPGA上的接收緩存區(qū)中；