[發明專利]半導體存儲裝置及其控制方法

有效

• 申請號: 201110280371.6
• 申請日: 2011-09-20
• 公開（公告）號: CN102768856A
• 公開（公告）日: 2012-11-07
• 發明（設計）人: 坂庭學;上野廣貴;入枝重文;高橋榮悅;椎野泰洋
• 申請（專利權）人: 株式會社東芝
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/34
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 周春燕;陳海紅

本申請基于2011年5月2日提交的日本專利申請2011-103216并要求其優先權，該日本專利申請的全部內容以引用的方式結合在此。

技術領域

本發明的實施方式總體涉及半導體存儲裝置及其控制方法。

背景技術

在半導體存儲裝置之中的例如NAND型閃存中，具備存儲單元的電流路徑被多個串聯連接起來的NAND單元組。

在數據寫入工作時，通過對NAND單元組的非選擇單元施加寫入通過(pass)電壓而形成通道，通過對選擇單元施加寫入電壓(VPGM)而對選擇單元寫入預定的閾值。

然而，依向上述非選擇單元施加的寫入通過電壓(VPASS)的大小以及時間，寫入壓力增大，存在可能成為寫入不良的發生原因的傾向。

發明內容

本發明的實施方式提供有利于寫入不良的減少的半導體存儲裝置及其控制方法。

總體上，根據一實施例，半導體存儲裝置包括：存儲單元陣列，其具備配置于多個位線與字線的交叉位置且電流路徑串聯連接的多個存儲單元列；電壓生成電路，其生成提供給前述存儲單元陣列的電壓；以及控制電路，其控制前述存儲單元陣列以及前述電壓生成電路。前述控制電路在前述存儲單元的數據寫入工作中以如下方式進行控制：對前述存儲單元列的非選擇字線施加第1寫入通過電壓，在選擇字線達到了寫入電壓后，對前述非選擇字線進一步施加電壓直至達到比前述第1寫入通過電壓大的第2寫入通過電壓為止。

根據本發明的實施方式，能夠使半導體存儲裝置的寫入不良減少。

附圖說明

圖1是表示第1實施方式所涉及的半導體存儲裝置的整體結構例的框圖；

圖2是表示第1實施方式所涉及的半導體存儲裝置的數據寫入時的電壓關系的剖面圖；

圖3是表示第1實施方式所涉及的半導體存儲裝置的數據寫入工作的時序圖；

圖4是關于第1實施方式所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓上升的傾度的圖；

圖5是表示用于產生第1實施方式所涉及的半導體存儲裝置的電壓波形的一例的圖；

圖6是表示第1實施方式所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓上升的傾度的圖；

圖7是表示比較例所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓波形的圖；

圖8是表示第1實施方式所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓波形的圖；

圖9是表示第1實施方式所涉及的半導體存儲裝置的數據寫入工作后的不良位數的圖；

圖10是表示第2實施方式所涉及的半導體存儲裝置的數據寫入時的電壓關系(REASB方式)的剖面圖；

圖11是表示第3實施方式所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓波形的圖；

圖12是表示第4實施方式所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓波形的圖；

圖13是表示第5實施方式所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓波形的圖；

圖14是表示第6實施方式所涉及的半導體存儲裝置的數據寫入工作中的非選擇字線的電壓波形的圖；以及

圖15是表示第1實施方式的變形例所涉及的半導體存儲裝置的數據寫入工作的流程圖。

具體實施方式

以下，具體地關于實施方式參照附圖進行說明。在該說明中，作為半導體存儲裝置，舉出NAND型閃存為一例，但并不限于此。而且，在該說明中，在全部附圖中對于相同的部分標注相同的參照符號。

[第1實施方式]

<1.整體結構例>

首先，關于第1實施方式所涉及的半導體存儲裝置的整體結構例，使用圖1進行說明。

如圖所示，第1實施方式所涉及的NAND型閃存21具備存儲單元陣列1、讀出放大器電路2、行譯碼器3、控制器4、輸入輸出緩沖器5、熔絲ROM?6、電壓生成電路7?？刂破?構成對存儲單元陣列1的控制部。

存儲單元陣列1，包括多個塊(BLK0、BLK1、...、BLKn)，所述多個塊通過以矩陣狀分別排列NAND單元組10而形成。一個NAND單元組10包括電流路徑被多個串聯連接起來的存儲單元MC(MC0、MC1、...、MC31)和連接于其兩端的選擇門晶體管S1、S2。

雖然圖示省略，但1個存儲單元MC能夠形成為下述單元：在形成于漏與源之間的柵絕緣膜(隧道(トンネル)絕緣膜)上具有作為電荷蓄積層的浮柵電極，在該浮柵電極上隔著柵間絕緣膜形成有控制柵電極?？刂茤胚B接于字線之一。