[發明專利]延時鎖定環電路及快速鎖定算法

無效

• 申請號: 201110275913.0
• 申請日: 2011-09-16
• 公開（公告）號: CN102394640A
• 公開（公告）日: 2012-03-28
• 發明（設計）人: 黃凱;蔡志匡;時龍興;眭莉莉
• 申請（專利權）人: 無錫東集電子有限責任公司
• 主分類號: H03L7/085
• 分類號: H03L7/085;H03L7/08
• 代理公司: 北京中恒高博知識產權代理有限公司 11249
• 代理人: 劉洪京

1.一種延時鎖定環電路，其特征在于，包括延時鏈Ⅰ、解碼器Ⅰ、解碼器Ⅱ、延時鏈Ⅱ、控制器、鑒相器、邊沿合成器和復位信號生成器，所述鑒相器的輸入端和延時鎖定環電路的輸入端和輸出端電連接在一起，所述鑒相器的輸出端和控制器電連接在一起，所述控制器和解碼器Ⅰ、解碼器Ⅱ電連接在一起，所述解碼器Ⅰ和延時鏈Ⅰ電連接在一起，所述解碼器Ⅱ和延時鏈Ⅱ電連接在一起，所述延時鏈Ⅰ、延時鏈Ⅱ和控制器電連接在邊沿合成器上。

2.根據權利要求1所述的延時鎖定環電路，其特征在于，所述延時鏈包括前置延時單元、延時單元和控制邏輯單元；所述前置延時單元和控制邏輯單元均電連接在延時單元上。

3.根據權利要求1所述的延時鎖定環電路，其特征在于：

延時鎖定環電路的輸入信號為in-CLOCK，延時鎖定環電路的輸出信號為out-CLOCK；

所述鑒相器對in-CLOCK和out-CLOCK作相位比較，并生成反饋信號；

所述控制器根據上述鑒相器生成的反饋信號通過解碼器Ⅰ和解碼器Ⅱ分別對延時鏈Ⅰ和延時鏈Ⅱ進行編碼，同時控制器生成輸出信號READY；

所述邊沿組合器在上述控制器生成的輸出信號READY的觸發下，輸出占空比為50%的時鐘信號out-CLOCK；

所述復位信號生成器生成的復位信號控制延時鏈Ⅱ復位。

4.根據權利要求2或3所述的延時鎖定環電路，其特征在于：

所述前置延時單元：以一個平衡樹的形式，把輸入信號in-CLOCK傳輸到各個基本延時結構的輸入端，并保證信號到達各延時結構輸入端的時間一致；

所述延時單元：接收上述前置延時單元傳輸的in-CLOCK信號，并通過調整單元中有效延時結構的數量，調節總延時；

所述控制邏輯單元：將上述復位信號生成器生成的復位信號和從控制器輸出的控制碼進行邏輯操作，產生帶復位信號的控制碼，并將該碼傳輸給給延時結構，控制延時結構延時并適時對延時結構進行復位操作。

5.一種應用在權利1所述的延時鎖定環電路的快速鎖定算法，其特征在于，包括以下步驟：

設置初始值：將延時鏈II的延時設置為最小值，延時鏈I的延時設置為最大值；

設定延時鏈I的延時時間：所述鑒相器判定輸出信號out-CLOCK超前于輸入信號in-CLOCK，在此狀態下，延時鏈I的所有可調延時單元都無效，總延時相當于其本幀延時；如果鑒相判定是輸出信號out-CLOCK落后于輸入信號in-CLOCK，則延時鏈I的延時設置為最大延時，在此狀態下，延時鏈I的所有可調延時單元都有效，其延時值均計入總延時；

確定延時鏈II的延時值：采用的傳統的SAR算法，確定延時鏈II的延時值；

輸出占空比50%的波形：將上述延時鏈I的延時時間和延時鏈II的延時值相加，然后將該相加得到的值均分，即得到占空比50%的波形。