[發明專利]用于開關調節器的集成電路器件及其設計方法

有效

• 申請號: 201110271609.9
• 申請日: 2011-09-07
• 公開（公告）號: CN102403899A
• 公開（公告）日: 2012-04-04
• 發明（設計）人: 大場浩幸
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H02M3/157
• 分類號: H02M3/157
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 孫志湧;穆德駿

1.一種用于開關調節器的集成電路器件，包括：

控制器，被構造為基于要從所述開關調節器提供至負載電路的輸出電壓來生成用于所述開關調節器的電流模式控制的數字運行信號；以及

開關脈沖生成部，被構造為基于所述數字運行信號來設定用于控制設置在所述開關調節器中的開關電路的接通和斷開的開關脈沖信號的時間比，

其中所述控制器是基于與所述開關電路的開關頻率相同頻率的主時鐘來操作的數字電路。

2.根據權利要求1所述的集成電路器件，還包括：

時鐘源，被構造為生成所述主時鐘，以提供至所述控制器和所述開關脈沖生成部，

其中所述開關脈沖生成部基于所述主時鐘來操作。

3.根據權利要求2所述的集成電路器件，其中所述開關脈沖生成部基于所述數字運行信號和數字三角波信號來設定所述開關脈沖信號的時間比。

4.根據權利要求1至3中任一項所述的集成電路器件，其中所述控制器包括：

模擬-數字(A/D)轉換器，被構造為生成與所述輸出電壓對應的數字電壓信號；

差值電路，被構造為從所述數字電壓信號和數字參考電壓信號生成數字誤差信號；以及

電流模式控制電路，被構造為基于所述數字誤差信號來生成所述數字運行信號，以及

其中所述電流模式控制電路包括IIR數字濾波器電路。

5.根據權利要求4所述的集成電路器件，其中所述IIR數字濾波器電路包括：

第一加法器，被構造為輸出加法器輸出和所述數字誤差信號的相加結果；

第一乘法器，被構造為輸出第一系數和所述第一加法器的輸出的相乘結果；

第一延遲電路，被構造為輸出將所述第一乘法器的輸出延遲一個時鐘的延遲結果；

第二延遲電路，被構造為輸出將所述第一延遲電路的輸出延遲一個時鐘的延遲結果；

第二乘法器，被構造為輸出第二系數與所述第一延遲電路的輸出的相乘結果；

第三乘法器，被構造為輸出第三系數與所述第二延遲電路的輸出的相乘結果；

第二加法器，被構造為輸出所述第二乘法器的輸出與所述第三乘法器的輸出的相加結果作為所述加法器輸出；

第四乘法器，被構造為輸出第四系數與所述第一乘法器的輸出的相乘結果；

第五乘法器，被構造為輸出第五系數與所述第一延遲電路的輸出的相乘結果；

第六乘法器，被構造為輸出第六系數與所述第二延遲電路的輸出的相乘結果；

第三加法器，被構造為輸出所述第五乘法器的輸出與所述第六乘法器的輸出的相加結果；

第四加法器，被構造為輸出所述第四乘法器的輸出與所述第三加法器的輸出的相加結果；以及

第七乘法器，被構造為將第七系數與所述第四加法器的輸出相乘并生成所述數字運行信號。

6.根據權利要求4所述的集成電路器件，其中所述IIR數字濾波器電路包括：

減法器，被構造為輸出從所述數字誤差信號減去乘法器輸出的相減結果；

第一延遲電路，被構造為輸出將第一乘法器的輸出延遲一個時鐘的延遲結果；

第二延遲電路，被構造為輸出將所述第一延遲電路的輸出延遲一個時鐘的延遲結果；

第一乘法器，被構造為輸出第一系數與所述第一延遲電路的輸出的相乘結果作為所述乘法器輸出；

第二乘法器，被構造為輸出第二系數與所述減法器的輸出的相乘結果；

第三乘法器，被構造為輸出第三系數與所述第一延遲電路的輸出的相乘結果；

第四乘法器，被構造為輸出第四系數與所述第二延遲電路的輸出的相乘結果；

第一加法器，被構造為輸出所述第三乘法器的輸出與所述第四乘法器的輸出的相加結果；

第二加法器，被構造為輸出所述第二乘法器的輸出與所述第一加法器的輸出的相加結果；以及

第五乘法器，將第五系數與所述第二加法器的輸出相乘以生成所述數字運行信號。