[發明專利]多模數除頻器以及相關的控制方法

有效

• 申請號: 201110270670.1
• 申請日: 2011-09-02
• 公開（公告）號: CN102983856A
• 公開（公告）日: 2013-03-20
• 發明（設計）人: 陳彥佐;丁建裕
• 申請（專利權）人: 晨星軟件研發(深圳)有限公司;晨星半導體股份有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085;H03L7/08
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

技術領域

本發明是相關于頻率合成器，尤指使用于頻率合成器中的多模數除頻器。

背景技術

頻率合成器是無線通訊系統中一個重要的構成單元，負責執行高頻載波與基頻信號之間的轉換。其設計優劣決定了信號轉換的品質與傳輸系統的性能。在一個射頻無線傳輸系統中，頻率合成器大多以鎖相回路的型式來實現。在設計上，以和差調制分數型鎖相回路架構為目前的主流。此種架構，結合了多模數除頻器(Multi-modulus?divider)與和差調制器(∑-Δmodulator)，來實現一個分數型除頻電路。

圖1為依據S.Vaucher于IEEE?J.Solid-State?Circuit所公開的論文而實現的多模數除頻器10，其中具有8個除法器CE₀～CE₇。除數由控制信號P₀～P₇所構成。圖2為圖1中的一除法器CE_n，其中n為0到7的整數。除法器CE_n對頻率輸入端F_I的輸入頻率除以2或3，而在頻率輸出端F_o產生輸出頻率。而除法器CE_n是處于除2或是除3其中的哪個狀態，可以透過控制端P_I上的控制信號P_n與模數輸入端M_I上的模數輸入信號MI_n所控制。圖1中的多模數除頻器10可以對除法器CE₀的頻率輸入端F_I的輸入頻率，以一除數進行除頻，結果可以在除法器CE₀的模數輸出端M_o輸出。多模數除頻器10的可執行的除數范圍為2⁸～2⁸⁺¹-1。

為了可以延展可執行的除數范圍，使一多模數除頻器采用單一輸入頻率時，就能夠適用于多種不同應用協定的頻率范圍，圖3中加入了除數延展邏輯(divider?extension?logic)12，所構成的多模數除頻器14可執行的除數范圍延展到2⁵～2⁸⁺¹-1。在圖3中，除數是由控制信號P₀～P₈所構成。以下將以數串[P₈，P₇，...，P₀]來做為除數控制P，表示P₀～P₈的邏輯值。簡單的來說，除數延展邏輯12依據當下的除數，選擇性地跳過(bypass)最后幾個除法器，使其等效上，對于輸入頻率F_IN，沒有提供除頻的功能。舉例來說，除數為63時，除數控制P為[000111111]。因為控制信號P₆～P₈都為0，所以模數輸入信號MI₄固定為1，除法器CE₅～CE₇被跳過，沒有提供除頻的功能。此時，模數輸出信號MO₀～MO₄的頻率，都會一樣，大約是除法器CE₀的頻率輸入端F_I的信號頻率的63分之一。

發明內容

本發明的實施例提供一種多模數除頻器，包含有一除數下載器、一多模數除頻電路、以及一模數控制器。該除數下載器，于一下載信號指示一除法周期開始時，下載一除數。該多模數除頻電路包含有多個除法器串接(cascade)在一起，依據一輸入頻率以及該除數，該多模數除頻電路可提供一輸出頻率。這些除法器分別輸出多個模數輸出信號(output?modulus?signal)。每一除法器可操作于一回路導通狀態(close-loop?status)或一回路斷開狀態(open-loop?status)。該模數控制器，依據該除數，選擇并控制這些除法器其中之一，使其在該除法周期結束時，確定維持在該回路斷開狀態。該下載信號是對應這些模數輸出信號其中之一。

本發明的實施例提供一種多模數除頻電路的控制方法。該多模數除頻電路包含有多個除法器串接(cascade)在一起，依據一輸入頻率以及該除數，該多模數除頻電路可提供一輸出頻率。每一除法器可操作于一回路導通狀態或一回路斷開狀態。該方法包含有：提供一下載信號，其中，該下載信號可定義一除法周期；于該除法周期開始時，載入一除數；依據該除數選擇這些除法器其中之一，作為一被選擇除法器；以及，于該除法周期中，該下載信號的一切換緣之后，控制該被選擇除法器，以使該被選擇除法器于該除法周期中，均操作于該回路斷開狀態。