[發明專利]一種AHB總線時鐘切換電路

有效

• 申請號: 201110265399.2
• 申請日: 2011-09-08
• 公開（公告）號: CN102999464A
• 公開（公告）日: 2013-03-27
• 發明（設計）人: 王吉健
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及集成電路制造領域，特別是涉及一種AHB總線時鐘切換電路。

背景技術

目前，AHB(Advanced?High?performance?Bus)主要用于高性能模塊(如CPU、DMA和DSP等)之間的連接，作為SoC的片上系統總線。在SOC系統應用中，特別是在整體系統功耗受限，在不同時間段所需執行的程序的計算強度不同的運用中；總線上的時鐘為了更合理的運用功耗在不同時間段，隨著程序計算強度不同而切換。即在程序不需要高速執行的時候，用低頻率的總線時鐘，而在需要高速執行的時候，用高頻率的總線時鐘。為解決在實際應用中總線時鐘頻繁切換的問題，總線時鐘切換技術逐漸形成。

常用的解決方案是采用一種可以避免時鐘切換時產生毛刺的電路，把它直接作為SOC系統的時鐘切換電路。這種解決方案在實際應用中會使總線時鐘切換發生在時鐘切換指令后一條指令的執行過程中，要求總線上的從設備能支持時鐘頻率切換發生在時鐘切換指令后一條指令執行過程中，對從設備的要求高，增加了從設備的設計難度和制造成本。

發明內容

本發明要解決的技術問題是提供一種AHB總線時鐘切換電路，使總線時鐘切換不會發生在時鐘切換指令后一條指令的執行過程中。

為解決上述技術問題，本發明的總線時鐘切換電路，包括：

一無毛刺時鐘切換電路，其具有兩個輸入時鐘，一個時鐘選擇信號和一個總線時鐘輸出，通過選擇信號從兩個輸入時鐘中選擇一個時鐘作為AHB總線時鐘輸出信號；

一D觸發器，其D端接時鐘選擇信號，其時鐘端接總線時鐘輸出，其Q端接一異或門的輸入端和其它從設備；

一異或門，其兩個輸入端分別接所述D觸發器的D端和Q端，其輸出端接一個非門的輸入端；

一非門，其輸入端接所述異或門的輸出端，其輸出端接一個與門的一輸入端。

一與門，其一個輸入端接所述非門的輸出端，另一個輸入端接原有總線上從設備回應信號，其輸出作為AHB總線上的從設備回應信號。

所述總線時鐘切換電路的輸出能用總線時鐘觸發的寄存器延遲N拍后作為從設備回應信號，N是正整數。

由于D觸發器，異或門和非門的組合在時鐘選擇信號變化時產生一個低電平，這個低電平通過與門之后，作為AHB總線上的從設備回應信號傳給了主設備，主設備接收到低電平的從設備回應信號后，根據AHB協議就不能執行下一條指令。當時鐘切換完成后，D觸發器，異或門和非門這個組合產生高電平，通過與門，傳給主設備，這樣下一條指令才能被執行。所以在總線時鐘切換時，下一條指令沒有被執行。即總線時鐘切換不會發生在時鐘切換指令后一條指令的執行過程中。

本發明的總線時鐘切換電路，使總線時鐘切換不會發生在時鐘切換指令后一條指令的執行過程中，不需要從設備能支持時鐘頻率切換發生在其他指令執行過程中，降低了從設備的設計難度和制造成本。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1是本發明的AHB總線時鐘切換電路示意圖。

附圖標記說明

1?是無毛刺時鐘切換電路

2?是D觸發器

3?是異或門

4?是非門

5?是與門

6?是原有總線上從設備回應信號。

具體實施方式

如圖1所示，本發明的AHB總線時鐘切換電路，包括：

無毛刺時鐘切換電路1，其具有兩個輸入時鐘CLK0和CLK1，一個時鐘選擇信號SELLECT和一個總線時鐘輸出OUTCLK，通過選擇信號SELLECT從兩個輸入時鐘中CLK0和CLK1選擇一個時鐘作為AHB總線時鐘輸出信號OUTCLK；

D觸發器2，其D端接時鐘選擇信號SELLECT，其時鐘端接總線時鐘輸出OUTCLK，其Q端接異或門3的一輸入端和其它從設備；

異或門3，其兩個輸入端分別接所述D觸發器的D端和Q端，其輸出端接非門4的輸入端；

非門4，其輸入端接異或門3的輸出端，其輸出端接與門5的一輸入端。

與門5，其一個輸入端接所述非門的輸出端，另一個輸入端接原有總線上從設備回應信號6，其輸出作為AHB總線上的從設備回應信號。

以上通過具體實施方式和實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。