[發明專利]半導體器件及制造半導體器件的方法

有效

• 申請號: 201110264514.4
• 申請日: 2011-08-31
• 公開（公告）號: CN102446856A
• 公開（公告）日: 2012-05-09
• 發明（設計）人: 江間泰示;藤田和司;王純志
• 申請（專利權）人: 富士通半導體股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/265;H01L27/092;H01L29/06
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 李琳;張龍哺

技術領域

此處所討論的實施例涉及一種半導體器件及一種制造半導體器件的方法。

背景技術

隨著半導體器件的小型化與高集成化，因溝道雜質的統計波動而引起的晶體管的閾值電壓的波動變得非常顯著。閾值電壓是決定晶體管性能的重要參數之一，為了制造高性能及高可靠性的半導體器件，降低因雜質的統計波動而引起的閾值電壓的波動是很重要的。

作為降低因統計波動而引起的閾值電壓的波動的一種技術，提出了在具有陡峭的(steep)雜質濃度分布的高摻雜溝道雜質層上形成非摻雜外延硅層的技術。

下述是相關實例：美國專利第6,482,714號；美國專利公布第2009/0108350號；A.Asenov于IEEE《Transactions?on?Electron?Devices》1999年第46卷第8期第1718頁發表的“Suppression?of?Random?Dopant-Induced?Threshold?Voltage?Fluctuations?In?Sub-0.1-μm?MOSFET’s?with?Epitaxial?and?δ-doped?Channels”；Woo-Hyeong?Lee于《Microelectron.Reliab.1997年第37卷第9號期1309-1314頁發表的“MOS?Device?Structure?D?evelopment?for?ULSI：Low?Power/High?Speed?Operation”；以及A.Hokazono?etal.于IEDM09-673發表的“Steep?Channel?Profiles?in?n/pMOS?Controlled?by?Boron-Doped?Si：C?Layers?for?Continual?Bulk-CMOS?Scaling”。

用于在半導體器件制造工藝中結合上述提到的技術的方法還沒有具體地提出來。例如，當上述提到的技術被應用至制造包括低電壓晶體管及高電壓晶體管的半導體器件的方法中時會出現新的問題，而這些問題的解決手段還沒有被具體地討論出來。

發明內容

因此，實施例的一個方案的目的是提供一種半導體器件及一種制造半導體器件的方法，其滿足低電壓晶體管和高電壓晶體管兩者的需要，且能夠實現高性能及高可靠性。

根據實施例的一個方案，提供了一種制造半導體器件的方法，包括：利用暴露出第一區域的第一掩模，在半導體襯底的所述第一區域中離子注入第一導電類型的第一雜質；利用暴露出第二區域的第二掩模，在所述半導體襯底的所述第二區域中離子注入所述第一導電類型的第二雜質，所述第二雜質的擴散常數小于所述第一雜質或者小于所述第一雜質和抑制所述第一雜質擴散的第三雜質；激活所述第一雜質和所述第二雜質，以在所述第一區域中形成第一雜質層，并且在所述第二區域中形成第二雜質層；在形成有所述第一雜質層和所述第二雜質層的所述半導體襯底上方外延生長半導體層；在所述第一區域和所述第二區域中的所述半導體層上方形成第一柵極絕緣膜；利用暴露出所述第二區域的第三掩模，除去所述第二區域中的所述第一柵極絕緣膜；在所述第二區域中的所述半導體層上方形成比所述第一柵極絕緣膜薄的第二柵極絕緣膜；以及在所述第一柵極絕緣膜上方形成第一柵電極，并且在所述第二柵極絕緣膜上方形成第二柵電極。