[發明專利]半導體集成電路制造方法

無效

• 申請號: 201110263754.2
• 申請日: 2011-09-07
• 公開（公告）號: CN102983076A
• 公開（公告）日: 2013-03-20
• 發明（設計）人: 孟令款
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/3213
• 分類號: H01L21/3213;H01L21/28
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及半導體集成電路制造領域，特別地，涉及一種采用脈沖等離子體工藝實現半導體結構刻蝕的方法。?

背景技術

在過去的40年中，等離子體干法刻蝕工藝在半導體集成電路制造領域一直扮演著極為重要的角色。邏輯產品及存儲器件能夠在不增加功耗的基礎上獲得越來越高的性能，這些高性能和大容量產品的制造，很大程度上便依賴于等離子體刻蝕技術能夠對集成電路的心臟——柵電極，實現精密準確的控制，能夠對集成電路的互連及深槽刻蝕獲得垂直的形貌控制，從而，使得晶體管得以克服一系列限制，按照摩爾定律持續微縮。?

隨著集成電路進入45nm及以下節點，單位晶圓上芯片密度的增加需要集成更多的器件，因此，晶體管特征尺寸的線寬(CD)必須進一步縮小；另外，淺溝槽隔離(STI)結構作為有源區之間的電絕緣也將面臨進一步挑戰，具體來說，由于深度不能持續微縮，結果深寬比(AR)不斷增加。除此之外，用于局部互連的接觸孔深寬比也要進一步增加，并且對下層襯底的選擇比也提出了更高要求。總的來說，采用常規等離子體工藝實現小線寬高深寬比(HAR)溝槽或孔的刻蝕將面臨越來越多的困難，諸如均勻性、微負載效應及刻蝕的深寬比依賴效應(ARDE)等。如圖1所示的ARDE效應，由于刻蝕速度和深寬比有強烈的依賴效應，即在線寬高密集區域因為擁有較小的線寬尺寸，相對較高的溝槽深度，導致刻蝕速度相對稀疏區域迅速降低。?

另外，當CMOS關鍵尺寸進入32nm節點，必須采用高K金屬柵工藝，并且柵的等效氧化層厚度僅在1nm左右。而在傳統等離子體刻蝕工藝中，通常采用過刻蝕來清除柵刻蝕過程中的多晶硅或高K殘留和去除主刻蝕期間產生的底部欠蝕效應(footing效應)，這要求對下層柵氧化層有極高的選擇比。研究發現，在柵氧化層厚度很薄時(小于4-5nm)，在等離子體作用下，下層的硅襯底很容易被氧化(Si??recess)。這會嚴重影響器件的可靠性和性能。如圖2所示，給出了示例說明。其中，如圖2a所示，襯底101上依次是柵氧化層102、多晶硅柵層103、硬掩模層104，圖案化光刻膠層105定義了柵極圖形；在硬掩模層104光刻出柵極圖案，去除圖案化光刻膠層105，接著，以硬掩模層104為掩模刻蝕多晶硅柵層103，如圖2b，其間產生了footing效應，也即多晶硅柵層103根部側壁未被刻蝕成垂直形貌，殘留了部分多晶硅；如圖2c，采用后過刻蝕技術(post?over?etch)對殘留的多晶硅進行刻蝕，消除footing效應，但是，柵氧化層102的一部分被刻蝕掉；同時，襯底101中的部分區域的硅在等離子體作用下被氧化，被氧化的部分硅與柵氧化層形成一體的氧化硅106(圖2c中斜線陰影部分)，這部分硅在隨后的清洗過程中被去除，這樣，在襯底101中形成了凹陷，即Si?recess，參見附圖2d。?

因此，需要一種新的高深寬比孔刻蝕方法，以獲得均勻的刻蝕速度和良好的刻蝕形貌。?

發明內容

首先，本發明提供一種柵結構的刻蝕方法，其中，包括：?

提供襯底，在所述襯底上依次形成柵氧化層、柵電極層、硬掩模結構，在所述硬掩模結構之上形成所需柵結構的圖案化光刻膠層；?

在等離子體刻蝕機的腔體中通入所需的刻蝕反應氣體，采用脈沖等離子體刻蝕待刻蝕的各層，得到所需的柵結構，所述待刻蝕的各層包括柵氧化層、柵電極層、硬掩模結構；?

其中，所述脈沖等離子體是在所述等離子體刻蝕機的腔體的源端和偏置端均連接脈沖功率；?

所述脈沖功率由多個脈沖周期組成，通過調節脈沖功率的脈沖頻率和脈沖占空比來實現對所產生的等離子體的控制；?

所述脈沖功率的每個脈沖周期中均具有開啟狀態和關閉狀態，在開啟狀態下，所述脈沖功率用于等離子體的產生。?

根據本發明的方法，其中，所述等離子體刻蝕機采用感應耦合等離子體(ICP)或回旋共振等離子體(ECR)的刻蝕設備。?

根據本發明的方法，其中，在所述等離子體刻蝕機的腔體的源端和偏置端均連接脈沖功率，源端和偏置端連接的脈沖功率被設置為同?步或異步、同相或異相。?

根據本發明的方法，其中，所述脈沖功率的脈沖頻率范圍是500Hz到20kHz，脈沖占空比的范圍是10％到90％。?

根據本發明的方法，其中，所述脈沖功率的每個開啟狀態的時間長度不應使高深寬比孔結構中積累的正電荷達到穩定狀態。?