[發明專利]半導體系統、半導體存儲裝置及輸入/輸出數據的方法

有效

• 申請號: 201110263564.0
• 申請日: 2011-09-07
• 公開（公告）號: CN102486930A
• 公開（公告）日: 2012-06-06
• 發明（設計）人: 權容技;李炯東;文英碩;楊亨均;金成旭
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用

本申請要求2010年12月1日向韓國知識產權局提交的韓國專利申請No.10-2010-0121183的優先權，其全部內容通過引用合并于此。

技術領域

本發明涉及一種半導體裝置，更具體而言，涉及一種半導體系統、一種半導體存儲裝置以及一種利用所述半導體系統和所述半導體裝置輸入/輸出數據的方法。

背景技術

一般來說，目前已使用與外部系統時鐘同步地操作的同步存儲裝置來提高半導體系統的操作速度。同步存儲裝置已從單數據速率(SDR)存儲裝置演進為雙數據速率(DDR)存儲裝置。SDR存儲裝置被配置為與時鐘的上升沿同步地在一個時鐘周期輸入/輸出數據。DDR存儲裝置被配置為與時鐘的上升沿和下降沿同步地輸入/輸出數據。

在使用DDR存儲裝置的存儲系統的數據輸入操作中，將控制器與存儲裝置精確地同步是重要的。為此，數據與數據輸入選通信號同步地從控制器傳送至存儲裝置。在數據輸出操作中，存儲裝置響應于數據輸出命令、即從控制器接收的讀取(RD)命令而產生數據輸出選通信號。存儲裝置與數據輸出選通信號同步地將數據傳送至控制器。

圖1是說明一般的半導體系統中的協議的圖。

參見圖1，一般的半導體系統10包括控制器12和至少一個存儲裝置14。

控制器12將時鐘信號CLK、命令CMD和地址信號ADD提供至存儲裝置14。另外，控制器12響應于數據輸入命令而與數據輸入/輸出選通信號DQS同步地將數據DATA提供至存儲裝置14。存儲裝置14響應于從存儲裝置14接收的數據輸出命令而與數據輸入/輸出選通信號DQS同步地將數據DATA提供至控制器12。

圖2和圖3是說明圖1所示的半導體系統10中的數據輸入/輸出操作的時序圖。

圖2是圖1所示的半導體系統10中的數據輸入操作的時序圖。

參見圖2，數據輸入/輸出選通信號DQS與時鐘信號CLK具有相同的相位。控制器12與數據輸入/輸出選通信號DQS同步地將數據DATA提供至存儲裝置14。具體地，控制器12通過將數據的中心與數據輸入/輸出選通信號DQS的邊沿同步而將數據傳送至存儲裝置14。

也就是說，在將數據儲存到存儲裝置14中時，控制器12不是通過將數據的下降沿或上升沿與數據輸入/輸出選通信號DQS的下降沿或上升沿同步來將數據傳送至存儲裝置14，而是通過將數據的中心與數據輸入/輸出選通信號DQS的下降沿和上升沿同步來將數據傳送至存儲裝置14。因此，有足夠的余量將數據輸入/輸出選通信號DQS與存儲裝置14中的輸入數據同步。

圖3是圖1所示的半導體系統10中的數據輸出操作的時序圖。

參見圖3，存儲裝置14響應于從控制器12接收的數據輸出命令而利用時鐘信號CLK來產生數據輸入/輸出選通信號DQS。然后，存儲裝置14在預定的延遲時間之后輸出數據輸入/輸出選通信號DQS。此外，存儲裝置14通過將數據的下降沿和上升沿與延遲的數據輸入/輸出選通信號DQS的下降沿和上升沿同步來將數據DATA輸出至控制器12。此時，延遲的數據輸入/輸出選通信號DQS也被傳送至控制器12。

控制器12使用內部延遲電路將從存儲裝置14接收來的數據輸入/輸出選通信號DQS的相位移動90°，使從存儲裝置14輸出的數據的邊沿與數據輸入/輸出選通信號DQS的中心同步。也就是說，控制從存儲裝置14接收的數據輸入/輸出選通信號DQS的相位，以改善數據輸出余量。

如果存儲裝置14包括時鐘同步電路，如鎖相環(PLL)電路或延遲鎖定環(DLL)電路，則存儲裝置14可以通過將數據的邊沿與數據輸入/輸出選通信號DQS的中心同步來將數據傳送至控制器12。然而，PLL電路和DLL電路消耗大量的功率，并且不適用于諸如移動設備的低功率設備。

因此，控制器12必須在數據輸出操作中控制數據輸入/輸出選通信號DQS的相位。然而，在此情況下，控制器12必須要鎖定從存儲裝置14接收的數據、將數據輸入/輸出選通信號DQS的相位移動、然后通過將數據的邊沿與數據輸入/輸出選通信號DQS的中心同步來輸出數據。因此，控制器12必須具有PLL電路，由此增加了存儲系統10的總功耗。

此外，存儲系統10的操作速度降低，且控制器12的操作負荷增加。這些問題隨著數據處理速率的增加變得越來越嚴重。