[發明專利]BiCMOS工藝中的寄生PIN器件及制造方法

無效

• 申請號: 201110259144.5
• 申請日: 2011-09-02
• 公開（公告）號: CN102412308A
• 公開（公告）日: 2012-04-11
• 發明（設計）人: 胡君;劉冬華;段文婷;石晶;錢文生
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L29/868
• 分類號: H01L29/868;H01L29/06;H01L21/329;H01L21/265
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種BiCMOS工藝中的寄生PIN器件，本發明還涉及一種BiCMOS工藝中的寄生PIN器件的制造方法。

背景技術

現有BiCMOS工藝中的雙極型晶體管(Bipolar?Transistor)采用高摻雜的集電區埋層，以降低集電區電阻，采用高濃度高能量N型注入，連接集電區埋層，形成集電極引出端(collector?pick-up)。集電區埋層上外延中低摻雜的集電區，在位P型摻雜的外延形成基區，然后N型重摻雜多晶硅構成發射極，最終完成Bipolar?Transistor的制作。

發明內容

本發明所要解決的技術問題是提供一種BiCMOS工藝中的寄生PIN器件，具有較低的插入損耗和較高的隔離度，無需額外的工藝條件就可以實現為電路提供多一種器件選擇；本發明還提供了一種BiCMOS工藝中的寄生PIN器件的制造方法，利用BiCMOS工藝中現有工藝條件就能實現，無需額外增加工藝條件，也能夠降低成本。

為解決上述技術問題，本發明提供的BiCMOS工藝中的寄生PIN器件形成于一P型硅襯底上，有源區通過淺溝槽隔離氧化層進行隔離，所述寄生PIN器件包括：

一I型區，是由形成于有源區中的N型集電極注入區組成。

一N型區，由形成于所述有源區側面的所述淺溝槽隔離氧化層底部的N型贗埋層組成；所述N型區和所述有源區相隔一段距離，所述N型區和延伸到所述淺溝槽隔離氧化層底部的所述I型區相接觸。在所述N型區頂部的所述淺溝槽隔離氧化層中形成有深孔接觸，所述深孔接觸和所述N型區接觸并將所述N型區引出。

一P型區，由形成于所述有源區表面上的摻有N型雜質的本征基區外延層組成，和所述I型區相接觸，所述P型區通過在其上部形成一金屬接觸引出。

進一步的改進是，所述N型贗埋層的雜質濃度范圍為1e19cm^-3～1e21cm^-3，通過在所述淺溝槽隔離氧化層底部進行離子注入形成，該離子注入的注入劑量為1e14cm^-2～1e16cm^-2、注入能量小于30Kev、注入雜質為磷或砷或銻。

進一步的改進是，所述P型區的本征基區外延層為P型摻雜的硅外延、或鍺硅外延、或鍺硅碳外延，所述P型摻雜的雜質濃度范圍為1e19cm^-3～1e21cm^-3，是通過在位P型摻雜和外基區離子注入形成，所述外基區離子注入的注入雜質為硼或氟化硼、注入劑量為1e14cm^-2～1e15cm^-2、注入能量為2KeV～30KeV。

進一步的改進是，所述I型區的集電極注入區的注入雜質為磷或砷、注入劑量為1e12cm^-2～5e13cm^-2、注入能量為100KeV～2000KeV。

進一步的改進是，所述N型區和所述有源區間相隔的距離根據所述寄生PIN器件的隔離性能需求進行確定，該距離越大，所述寄生PIN器件的隔離性能越好。

為解決上述技術問題，本發明提供的BiCMOS工藝中的寄生PIN器件的制造方法包括如下步驟：

步驟一、利用淺溝槽刻蝕工藝在一P型硅襯底上形成淺溝槽，并由所述淺溝槽隔離出有源區。

步驟二、通過在所述淺溝槽底部進行N型贗埋層離子注入形成N型區，所述N型區和所述有源區相隔一段距離。

步驟三、在所述淺溝槽中填入氧化硅形成淺溝槽隔離氧化層。

步驟四、在有源區中進行P型的集電極注入形成I型區，所述I型區還延伸到所述淺溝槽隔離氧化層的底部。

步驟五、對所述硅襯底進行熱退火，所述N型區在退火過程中縱向擴散和橫向擴散并和所述I型區在所述淺溝槽隔離氧化層的底部形成接觸。

步驟六、在所述有源區表面上形成一本征基區外延層、并對所述本征基區外延層進行P型的外基區離子注入形成P型區，該P型區和所述I型區形成接觸。

步驟七、在所述N型區上部的所述淺溝槽隔離氧化層中形成深孔接觸引出所述N型區，在所述P型區上部做金屬接觸引出所述P型區。

進一步的改進是，步驟二中所述N型贗埋層離子注入的注入劑量為1e14cm^-2～1e16cm^-2、注入能量小于30Kev、注入雜質為磷或砷或銻。